请教STA中set_output_delay -min 对保持时间做约束时间为什么可以为负值呢?

daboboxiao · 发表于 2012-7-7 10:55:49

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如图，输出端口在上升沿后1.5ns要保持稳定，为什么STA这本书中会把set_output_delay -min的值设置为-1.5，这点不理解，请大家帮忙解释下，谢谢~~

strivenbu · 发表于 2012-7-7 13:47:06

setup能理解 hold怎么不理解呢
hold是希望data 上的path的延时足够大，如果设了负值。那么工具至少都会去插1.5的延时去fix这个-1.5.
我说明白了吗？

Tonyhai · 发表于 2012-7-7 14:16:17

没有说明白

陈涛 · 发表于 2012-7-7 16:03:26

set_output_delay的意思是外部virtual logic部分的延迟
-min的意思是那部分的最小延迟
如果要求clkp后输出继续保持1.5ns，就是说外部缺1.5ns
所以-min -1.5

daboboxiao · 发表于 2012-7-7 19:02:51

回复 4# 陈涛

谢谢回复，那请问clkp后输出继续保持1.5ns，是指DUA内部数据通过组合逻辑传播到QOUT的延时应该是1.5ns吧，与外部的逻辑有啥关系呢？

陈涛 · 发表于 2012-7-7 21:36:21

假设外部的逻辑，便于理解

wenjg76 · 发表于 2012-7-7 23:51:58

本帖最后由 wenjg76 于 2012-7-8 00:11 编辑

当virtual logic capture时，其hold time 值也必须是正的，至少也得是0，
既然你设置了launch 寄存器的output delay 为负，那么
工具必须把从QOUT的virtual logic 的D端补上1.5ns的延时。

其实这么作，就是为了保证hold time 不出错。

kikipower · 发表于 2012-7-8 02:08:29

夜深了，明天再看

daboboxiao · 发表于 2012-7-8 11:04:06

回复 7# wenjg76

谢谢回复，那是不是可以理解为如果DUA内部clk到QOUT的延时没有1.5ns，DC就会往这条路径加buf，使延时满足1.5ns吗？

meteoryzy · 发表于 2012-7-8 20:14:31

回复 9# daboboxiao

是的，就是为了满足保持时间，不然新数据会冲掉外部那个触发器的输入信号

[求助] 请教STA中set_output_delay -min 对保持时间做约束时间为什么可以为负值呢?

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