每日一题0628——基本概念分析

vipjph

（1）时序逻辑的时序约束有哪些？
（2）verilog实现10进制计数器.
（3）verilog实现上升沿检测电路。

欢迎大家积极回帖讨论，最佳答案者30信元奉上~~~
最佳答案明天揭晓~~

--------------------------------------------答案揭晓----------------------------------------
谢谢大家的参与。现将答案整理如下：

（1）时钟频率，占空比，时钟的transition，latency，uncertainty，组合逻辑延迟时间；
       input/output delay
       max transition/cap/load
       min/max delay
       false path
       multi cycle
（2）见8L、9L
以上答案均来源于网络及回帖整理，如感觉答案不妥，欢迎批评指正~~

gmm.dl.cn

（1）时序逻辑的时序约束有哪些？时钟频率，周期，占空比，上升沿和下降沿时间，跨时钟的保持时间。我只知道这些。

gmm.dl.cn

回复 1# vipjph

（2）10进制计数器.请问问点在哪？（3）是基本概念么？无论哪种语言缓存两级就可以判断上升沿啊。VHDL的双进程程序风格v.clk和r.clk更容易理解。
对么？请大侠指导。

z-z-m

建议楼主可以拿些具体的例子来分析一下，有助新人提高

vipjph

回复 4# gmm.dl.cn


    该板块的宗旨是给出求职过程中的常用面试笔试问题，主要面向应届生，这些题目都是笔试过程中的常见题型了~。

Timme

(1):
create_clock(@input ports)
create_generated_clock(@PLLs, registers, output ports)
set_clock_latency (-source/default=network, before CTS)
set_clock_uncertainty(for jitter with pessimism/skew before CTS)
set_propagated_clock(after CTS)
set_timing_derate(for OCV)
set_clock_gaiting_check(-setup/-hold)
set_input_delay(-min/-max)
set_output_delay(-min/-max)
set_clock_groups(-asynchronous/-exclusive)
set_min/max_delay(for combinatorial)
set_disable_timing(for timing arc breaking)
set_data_check(for CDC bus)

&MMMC commands(Multi-Mode for dft/function, Multi-Corner for OCV)

matrx

verilog 实现10进制计数器

1. module counter_10(clk,
   
2. rst,
   
3. cnt
   
4. );
   
5. input clk,rst;
   
6. output [3:0] cnt;
   
7. reg [3:0] cnt;
   
8. 
   
9. always @(posedge clk or negedge rst)
   
10. begin
    
11. if(!rst)
    
12. cnt<=0;
    
13. else begin
    
14. if(cnt==4'd9)
    
15. cnt<=0;
    
16. else
    
17. cnt<=cnt+1'b1;
    
18. end
    
19. end
    
20. endmodule
    

复制代码

matrx

verilog实现上升沿检测电路

module posedge_detection(
                                       clk,
                                       rst,
                                       data_in,
                                       rising_edge // 1 for rising , 0 for falling
                        );
  input      clk;
  input      rst;
  input      data_in;
  output    rising_edge;

  reg        r_data0;
  reg        r_data1;

  assign rising_edge = ~r_data0 & r_data1;

  always @(posedge clk or negedge rst)begin
     if(!rst) begin
       r_data0<=0;
       r_data1<=0;
    end
    else begin
      r_data0<=r_data1;
      r_data1<=data_in;
    end
  end
endmodule

pdlm

hao ti!

happyzl

不错啊