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[原创] ASIC笔试题-跨时钟域的问题

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发表于 2012-4-10 17:04:02 | 显示全部楼层 |阅读模式

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判断题
1,一个时钟域的电平信号(电平信号的持续时间远远大于两个时钟周期)无需任何处理,就可以在另一个同源时钟域直接使用;(错)
2,一个时钟域的脉冲信号被同源时钟采样,如果源时钟域的时钟周期大于目的时钟域的时钟周期,就不会产生脉冲丢失;(对)
3,一个时钟域的脉冲信号被非同源时钟采样,如果源时钟域的时钟周期大于目的时钟域的时钟周期,就不会产生脉冲丢失;(对)
4,两个非同源时钟域传递信号,目的时钟域的第一级采样寄存器无需检查setup、hold time;
5,PLL的输入时钟和输出时钟是同源时钟;(错)
6,PLL的输出时钟进行8分频和四分频,PLL的输出时钟、八分频、四分频时钟是同源时钟。(对)

本人跨时钟域的东西实在是不太懂,请大家指教。。。以上答案基本是我猜的。。。大家要是知道能说说原因不?谢谢大家
发表于 2012-4-11 09:23:36 | 显示全部楼层
第一个应该是正确的;
第三个应该是错误的;
第四个应该是正确的;
第五个应该是正确的;
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发表于 2013-5-14 16:43:10 | 显示全部楼层
怎么没人给多一些解答啊
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发表于 2013-5-14 17:18:36 | 显示全部楼层
到底哪个对。。
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发表于 2013-5-15 18:18:52 | 显示全部楼层
错对错对错对
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发表于 2013-5-20 13:35:57 | 显示全部楼层
1.严格点说是错的。 但实际设计中很多人都这样做。
2.对。
3.错。要sync.
4.确实是不用检查,sync flop一般设第一级为false path.
5,6都对。divide clock一般都认为sync clock
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