直接产生verilog的testbench的python脚本

yueqianglxiaxia · 发表于 2012-11-7 11:23:43

注意： ModuleFileName.v被替换成你所需要的例化文件，另外要将vTbgenerator.py ModuleFileName.v放在同一个文件夹中，这样就可以生成ModuleFileName.v的测试文件了

lego-D · 发表于 2013-1-18 00:07:26

呵呵，学习学习~

cxdao · 发表于 2013-1-21 08:20:03

十分感谢

silencefpga · 发表于 2013-4-28 14:57:02

学习一下看看

schottky163 · 发表于 2013-5-7 18:24:36

mark一下。多谢楼主分享。

livelei · 发表于 2013-5-15 21:21:04

对我等感觉无从下手的新手是相当有用的，谢楼主

锤子 · 发表于 2013-12-29 16:40:44

下载后，怎么用啊

flyover_xiao · 发表于 2014-1-11 19:26:57

很不错！

sailorchu · 发表于 2014-3-11 09:29:44

多谢多谢，不过这个生成的testbench是否是所需要的呢

feihu1236 · 发表于 2014-3-15 11:22:35

good ,先看看再说

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