设置了output delay，再设置set_load还有很大意义吗？

ghonghu · 发表于 2011-4-13 11:43:02

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在DC综合的时候，我既然设置了output delay，再设置set_load还有很大意义吗？两个的目的不都是为了计算输出的延迟吗？

艾清别诺 · 发表于 2011-4-16 18:14:04

这个只是我个人的观点啊，这两个是完全不同的定义，也不是都是计算输出的延迟，set——load是为了计算cell上的delay，cell上的delay是输入转换时间和输出负载，最后端口的cell没有接到其他的cell，故我们社set——load，set——out——put——dealy才是设留给外部的delay

idbi · 发表于 2011-4-17 21:41:46

set_load 可以观察到输出transition，此为set_load本因

abc2403 · 发表于 2011-4-18 12:28:34

set_load是为了计算内部的DELAY

盗墓者 · 发表于 2011-4-18 17:55:41

回复 2# 艾清别诺

set-output-delay
是设置外部延迟约束条件，但实质是让dc自己计算内部的延迟，用来约束电路。

艾清别诺 · 发表于 2011-7-29 14:33:42

学习了

vampire0322 · 发表于 2011-7-29 17:34:02

CELL的延迟与Transition和Load有关，而Load是通过影响Transition来影响CELL的延迟的。而output_delay是外部电路的所需要时间，两者没啥关系吧。

a0000444 · 发表于 2011-7-29 18:42:17

更本就是两码事，怎么混在一块了！

jb7955 · 发表于 2011-10-3 18:01:18

It is just a beginning

icfbicfb · 发表于 2011-10-3 21:18:23

set_output_delay是设定外面电路的delay，从而约束内部reg-to-out的path的delay的，

set_load是约束最后一级输出能力的，也就是约束最后一级要支撑这个load ，增加驱动能力，

[讨论] 设置了output delay，再设置set_load还有很大意义吗？

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