异步设计难题证答

nothing_9909 · 发表于 2012-6-19 00:35:48

mark以下明天继续学习

victors1314 · 发表于 2012-9-26 10:26:56

多谢楼主，同时很期待Allen的3rd和DAJohns的2nd

victors1314 · 发表于 2012-10-17 17:06:43

再次顶一下，太感谢

victors1314 · 发表于 2012-10-17 17:08:10

再次顶一下，太感谢

weila9 · 发表于 2013-3-10 09:58:35

俺也来学习学习！

ringo0304 · 发表于 2014-4-10 17:04:23

俺也来学习学习！

0223 · 发表于 2014-5-22 10:46:16

学习到了不少，顶67#，跟我的想法一致。其实两个时钟域约定好读的顺序就行了，由于clk2>=clk1 FIFO是不会满的，所以根本不需要有FULL信号。4个buffer刚好满足2个时钟的同步器延迟和一个时钟的读延迟。

ranqi · 发表于 2019-2-11 15:19:44

写的蛮好的啊，学习了，

mnp55 · 发表于 2019-7-18 22:47:33

Thank you

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