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[求助] DC-T 综合模块时,在内部buffer输出到IO port上有很大的延迟,这是什么原因?

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发表于 2010-11-20 21:22:21 | 显示全部楼层 |阅读模式

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本帖最后由 r510_3 于 2010-11-20 21:57 编辑

design compiler topo计算buffer到IO端口的距离延迟是怎么计算的?
这个1ns多的wire delay是哪里来的?
发表于 2010-11-21 21:26:35 | 显示全部楼层
距离是通过topo模式中的预布局计算出来的
1ns不一定是相距很远,很可能是IO pad的输入电容很大而你的buf驱动能力很小
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 楼主| 发表于 2010-11-21 22:54:13 | 显示全部楼层
IO port上的电容很小,不大,是buffer到io port之间估算的线延迟很大
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发表于 2010-11-25 14:11:56 | 显示全部楼层
DC 还是DCT? 是不是你的wire load model 设置太大了啊?
而且DC 做IO 延时估算还是不大准的。
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发表于 2010-11-25 14:19:01 | 显示全部楼层
只要时序瞒足了你的设计要求就行了
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