IC设计中EDA工具

zhalvin

俗话说“公欲善其事，必先利其器”。
    IC设计中EDA工具的日臻完善已经使工程师完全摆脱了原先手工操作的蒙昧期。IC

设计向来就是EDA工具和人脑的结合。随着IC不断向高集成度、高速度、低功耗、高性
能发展，没有高可靠性的计算机辅助设计手段，完成设计是不可能的。
  
先介绍下IC开发流程：
1.代码输入（design input)
用vhdl或者是verilog语言来完成器件的功能描述，生成hdl代码
语言输入工具：SUMMIT   VISUALHDL
            MENTOR   RENIOR
图形输入:    composer(cadence);
            viewlogic (viewdraw)
2.电路仿真（circuit simulation)
将vhd代码进行先前逻辑仿真，验证功能描述是否正确
数字电路仿真工具：
    Verolog：  CADENCE     Verolig-XL
               SYNOPSYS    VCS
               MENTOR      Modle-sim
     VHDL :    CADENCE     NC-vhdl
               SYNOPSYS    VSS
               MENTOR      Modle-sim
模拟电路仿真工具：
               AVANTI HSpice pspice，spectremicro
microwave:    eesoft : hp

3.逻辑综合（synthesis tools)
逻辑综合工具可以将设计思想vhd代码转化成对应一定工艺手段的门级电路；将初级仿
真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段
进行再仿真。最终仿真结果生成的网表称为物理网表。
综合工具：CADENCE   Builtgates    Envisia Ambit
          SYNOPSYS  Design Compile  Behavial Compiler

4.layout生成和自动布局布线（auto plane&route)
将网表生成具体的电路版图

layout工具：CADENCE  Dracula, Diva
5.物理验证（physical validate）和参数提取(LVS)
ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（
设计规则检查），ERC（电气特性检查）到LVS（寄生参数提取）的工序
工具: CADENCE:   DRECULA
      AVANTI :   STAR-RC
6.static timming： Synopsys   Prime Time  
  Power analysis   WattSmith
  测试矢量生成   specman Elite4
   故障覆盖率分析，
总结：
ic设计的流程大致为：
逻辑设计--子功能分解--详细时序框图--分块逻辑仿真--电路设计(RTL级描述)--功能
仿真--综合(加时序约束和设计库)--电路网表--网表仿真)

预布局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取

--SDF文件--后仿真--静态时序分析--测试向量生成

--工艺设计与生产--芯片测试--芯片应用
在验证过程中出现的时序收敛，功耗，面积问题，应返回前端的代码输入进行重新修
改，再仿真，再综合，再验证，一般都要反复好几次才能最后送去foundry厂流片。

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2，实现方法；      IC从生产目的上可以分成为通用IC（如CPU，DRAM，接口芯片等）和ASIC(Application Specific Integreted Circuit)两种，ASIC是因应专门用途而生产的IC。

      从结构可以分成数字IC，模拟IC，数模混合IC三种，而SOC（system on chip）则成为发展的方向。      从实现方式上讲可以分为三种。基于晶体管级，所有器件和互连版图都采用人工的称为全定制（full-custom）设计，这种方法比较适合于大批量生产 的，要求集成度高、速度快、面积小、功耗低的通用型IC或是ASIC。基于门阵（Gate-Array）和标准单元（Standard-Cell）的半定 制设计（Semi-custom）由于其成本低、周期短、芯片利用率低而适合于批量小、要求推出速度快的芯片 。基于IC生产厂家已经封装好的PLD（Programmable Logical Design）芯片的设计，因为其易用性、“可重写性”受到对集成电路工艺不太了解的系统集成用户的欢迎。他的最大特点就是只须懂得硬件描述语言就可以使 用特殊EDA工具“写入”芯片功能。但PLD集成度低、速度慢、芯片利用率低的缺点使他只适合新产品的试制和小批量生产。近年来PLD中发展最活跃的当属 FPGA(Field Programmable Gate Array)器件.

      从采用的工艺可以分成双极型(bipolar)，MOS和其他的特殊工艺。硅（Si）基半导体工艺中的双极型器件由于功耗大、集成度相对低，在近年随亚微 米深亚微米工艺的的迅速发展，在速度上对MOS管已不具优势，因而很快被集成度高，功耗低、抗干扰能力强的MOS管所替代。MOS又可分为NMOS、 PMOS和CMOS三种；其中CMOS工艺发展已经十分成熟，占据IC市场的绝大部分份额。AsGa器件因为其在高频领域（可以在0.35um下很轻松作 到10GHz）如微波IC中的广泛应用，其特殊的工艺也得到了深入研究。而应用于视频采集领域的CCD传感器虽然也使用IC一样的平面工艺，但其实现和标 准半导体工艺有很大不同。

      从设计方法可以分成自顶而下（top-down）和自底而上两种方法。top-down的设计方法

      在IC开发中,根据不同的项目要求，根据项目经费和可供利用的EDA工具和人力资源，根据代工厂的工艺实际，采用不同的实现方法是很重要的决策.    （5）技术创新和紧跟潮流是IC公司良性循环的根本保证；（需要讲吗？）

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3，IC设计中所使用的EDA工具；
      IC设计的EDA工具真正起步于80年代，1983年诞生了第一台工作站平台apollo;20年的发展,从硬件描述语言（或是图形输入工具）到逻辑仿真 工具（LOGIC SIMULICATION），从逻辑综合（logic synthesis）到自动布局布线(auto plane & route)系统；从物理规则检测(DRC & ERC)和参数提取(LVS)到芯片的最终测试；现代EDA工具几乎涵盖了IC设计的方方面面。

      提到IC设计的EDA工具就不能不说cadence公司，随着compass的倒闭，它成为这个行业名副其实的“老大” cadence提供了IC design中所涉及的几乎所有工具；但它的工具和它的名气一样的值钱！现代IC技术的迅猛发展在EDA软件厂家中掀起并购、重组热潮。

      除CADENCE公司以外，比较有名的公司包括mentor,avanti,synopsys和INVOEDA；mentor和cadence一样是一个 在设计的各个层次都有开发工具的公司，而AVANTI因其模拟仿真工具HSPICE出名，SYNOPSYS则因为逻辑综合方面的成就而为市场认可。

      下面我们根据设计的不同阶段和层次来谈谈这些工具；

      （1）输入工具(design input)：      对自顶而下的（TOP-DOWN）设计方法，往往首先使用VHDL或是VERILOG HDL来完成器件的功能描述，代表性的语言输入工具有SUMMIT公司的VISUAL HDL和MENTOR公司的RENIOR等。虽然很多的厂家（多为FPGA厂商）都提供自己专用的硬件描述语言输入，如ALTRA公司的AHDL，但所有 的公司都提供了对作为IEEE标准的VHDL，VERILOGHDL的支持。

      对自下而上的设计，一般从晶体管或基本门的图形输入开始，这样的工具代表性的有cadence公司的composer;viewlogic公司的viewdraw等，均可根据不同的厂家库而生成和输入晶体管或门电路相对应的模拟网表。

      （2）电路仿真软件(circuit simulation)：（分为数字和模拟两大类）。

     电路仿真工具的关键在于对晶体管物理模型的建立，最切和实际工艺中晶体管物理特性的模型必然得到和实际电路更符合的工作波形，随IC集成度的日益提高，线 宽的日趋缩小，晶体管的模型也日趋复杂。任何的电路仿真都是基于一定的厂家库，在这些库文件中制造厂为设计者提供了相应的工艺参数；如 TSMC0.18um Cu CMOS工艺的相关参数高达300个之多；

      可以用于数字仿真的工具有很多，先期逻辑仿真的目的只是为了验证功能描述是否正确。对于使用verilog HDL生成的网表，cadence公司的verilog-XL是基于UNIX工作站最负盛名的仿真工具；而近年随PC工作站的出现，viewlogic的 VCS和mentor公司的modelsim因其易用性而迅速崛起并成为基于廉价PC工作站的数字仿真工具的后起之秀；对于VHDL网表仿 真，cadence公司提供LEAFROG；SYNOPSYS公司有VSS，而mentor公司基于PC的MODELSIM则愈来愈受到新手们的欢迎。

      PSPICE最早产生于Berkley大学，经历数十年的发展，随晶体管线宽的不断缩小，PSPICE也引入了更多的参数和更复杂的晶体管模型。使的他在 亚微米和深亚微米工艺的今天依旧是模拟电路仿真的主要工具之一。AVANTI是IC设计自动化软件的“英雄少年”，它的HSPICE因其在亚微米和深亚微 米工艺中的出色表现而在近年得到了广泛的应用。cadence公司的spectre也是模拟仿真软件，但应用远不及PSPICE和HSPICE广泛；

      对于特殊工艺设计而言，由于它们使用的不是Si基bipolar或CMOS工艺，因而也有不同的设计方法和仿真软件；例如基于AsGa工艺的微波器件所使用的工具，较著名的有HP的eesoft等；

     （3）综合工具(synthesis tools)：      用于FPGA和CPLD的综合工具包括有cadence的synplify;synopsys公司的FPGAexpress和FPGA compiler;mentor公司的leonardo spectrum；一般而言不同的FPGA厂商提供了适用于自己的FPGA电路的专用仿真综合工具，比如altera公司的MAXPLUS2仅仅适用它自 己的MAX系列芯片；而foundation则为XILINX器件量身定做……

      最早的IC综合工具应该是cadence的buildgates;而Cadence最新版本的Envisia Ambit(R)则在99年在ASIC international公司成功用于240万门的设计。使用较广泛的还有synopsys的design compiler和behavial compiler;基于不同的库，逻辑综合工具可以将设计思想转化成对应一定工艺手段的门级电路；将初级仿真中所没有考虑的门沿（gates delay）反标到生成的门级网表中,返回电路仿真阶段进行再仿真。最终仿真结果生成的网表称为物理网表。

     （4）layout工具和自动布局布线（auto plane & route）工具       cadence的design framework是常用的基于UNIX工作站的全定制设计的布局布线软件，和silicon ensemble ，Envisia place &route DSM; （cadence的版图输入工具Virtuoso）

     （5）物理验证（physical validate）和参数提取(LVS)工具依然可以分成为ASIC和FPGA两大类。                  ASIC设计中最有名、功能最强大的是cadence的DRECULA，可以一次完成版图从DRC（设计规则检查），ERC（电气特性检查）到LVS（寄 生参数提取）的工序；DIVA作为其相对较弱的软件多提供给教学用途；AVANTI的STAR-RC也是用于物理验证的强力工具，而hercules则是 其LVS的排头兵。如同综合工具一样，FPGA厂商的物理验证和参数提取多采用专门的软件、并和其仿真综合工具集成在一起。ALTERA的 MAXPLUS2和XILINX的FOUNDATION是这样的典型；

     （6）由于VLSI尤其是ULSI电路的预投片费用都相当的高（如TSMC 0.25um CMOS 工艺一次预投片的费用为100万美圆，而0.18um Cu CMOS 3.3V工艺的一次预投竟高达300万美圆）。因而对ASIC芯片，要求芯片设计尽量正确。最好完全消灭错误；解决功耗分析；生成用于芯片测试目的的特殊 测试电路；因应这一要求，也产生了一些特殊的EDA工具，以完成诸如power analysis、故障覆盖率分析、测试矢量生成等目的。      现代VLSI特别是ULSI IC的迅速发展， 正是依靠EDA工具在亚微米和深亚微米技术上的进步及其对应工艺水平的提高。应该说没有EDA工具就没有IC；
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5 Responses to “IC设计流程（转自USTC ）”
1.        galois Says:
April 25th, 2006 at 6:35 am
VLSI ASIC设计流程：
1、系统规范化说明（System Specification）
包括系统功能、性能、物理尺寸、设计模式、制造工艺、设计周期、设计费用等等。
2、功能设计（Function Design）
将系统功能的实现方案设计出来。通常是给出系统的时序图及各子模块之间的数据流图。
3、逻辑设计（Logic Design）
这一步是将系统功能结构化。通常以文本（Verilog HDL 或VHDL）、原理图、逻辑图表示设计结果，有时也采用布尔表达式来表示设计结果。
4、电路设计（Circuit Design）
电路设计是将逻辑设计表达式转换成电路实现。
5、物理设计（Physical Design or Layout Design）
物理设计或称版图设计是VLSI设计中最费时的一步。它要将电路设计中的每一个元器件包括晶体管、电阻、电容、电感等以及它们之间的连线转换成集成电路制造所需要的版图信息。
6、设计验证（Design Verification）
在版图设计完成以后，非常重要的一步工作是版图验证。主要包括：设计规则检查（DRC）、版图的电路提取（NE）、电学规检查（ERC）和寄生参数提取（PE）。
＝
IC层次式设计方法(自顶向下的设计方法例子)
系统级、功能级、寄存器传输级、门级、电路级、版图级（物理级）。

zhalvin

2.        galois Says:
April 25th, 2006 at 6:36 am
（copied from USTC BBS by wjcentury）
★数字电路设计工具★
分类 产品名 制造商
逻辑综合器、静态时序分析 Blast RTL 美国MAGMA公司
VHDL/Verilog-HDL Simulator（仿真工具) Active-HDL 美国Aldec公司
混合语言仿真 NC-sim 美国Cadence Design Systems公司
Verilog仿真器 Verilog-XL 同上
System C 仿真器 NC- System C 同上
VHDL仿真器 NC- VHDL 同上
物理综合工具 PKS 同上
超级综合工具（带有最优化配置功能） BuildGates Extreme 同上
Verilog仿真/VHDL编译器 VCS/Scirocco 美国Synopsys公司
RTL级逻辑综合工具 DC expert 美国Synopsys公司
Vhdl/Verilog混合语法和设计规范检查器 LEDA 美国Synopsys公司
FPGA综合器 Synplify PRO 美国Synplicity公司
物理综合 Amplify 美国Synplicity公司
测试与原型验证 Certify SC 美国Synplicity公司
VHDL/Verilog-HDL 仿真工具 ModelSim 美国Mentor Graphics公司
Verilog-HDL仿真工具 TauSim 美国Tau Simulation公司
Hardware Accelerator ARES 美国IKOS Systems公司
Static Timming 解析工具 EinsTimer 美国IBM公司
逻辑Simulator(仿真) Explore 美国Aptix公司
Xcite 美国Axis Systems公司
VirtuaLogic 美国IKOS Systems公司
VIVACE 美国Mentor Graphics公司
功耗解析/最优化工具（RTL） WattSmith 美国Sente公司
逻辑验证工具（测试向量生成） Specman Elite 美国Verisity Design公司
CODE・COVERAGE工具，状態COVERAGE工具 Verification 美国Trans
EDA公司
Navigator/State 美国TransEDA公司
Navigator 美国TransEDA公司
Formal・Verifier（等价性评价） BoolesEye 美国IBM公司
Tuxedo 美国Verplex Systems公司
HDL调试工具 Debussy 美国Novas Software公司
电路合成工具，行为级合成工具（VHDL编程） BooleDozer 美国IBM公司
High Level电路合成工具 eXplorations Tools 美国Explorations公司
RTL设计 TeraForm 美国Tera Systems公司
——————————————————————————————————————
★模拟/数.模混合信号电路设计工具★
分类 产品名 制造商
模拟电路Simulator（仿真工具） T-Spice Pro 美国Tanner Research公司
SmartSpice 美国Silvaco International公司
Eldo 美国Mentor Graphics公司
电路图仿真/物理设计环境 COSMOS SE/LE 美国Synopsys公司
数字/模拟混合信号仿真 HSPICE/NanoSim 美国Synopsys公司
混合信号・Simulator（仿真工具） ICAP/4 美国intusoft公司
混合信号・Simulator（仿真工具） 美国Mentor Graphi
cs公司
RF电路Simulator（仿真工具） ADVance，CommLib 美国Mentor Graphics公司
Analog Macro Library 美国Mentor Graphics公司
Static Noise 解析工具（混合信号） SeismIC 美国CadMOS Design Technology公司
Model Generator（模拟） NeoCell 美国Neolinear公司
模拟电路设计工具 MyAnalog Station 美国MyCAD公司
电路仿真工具 Star-Hspice 美国Avanti公司
Star-Sim 美国Avanti公司
Star-Time 美国Avanti公司
电路图编辑器 Scholar 美国Silvaco International公司
S-edit 美国TANNER公司
模拟、射频及混合信号仿真 Cadence Analog Design Environment 美国Cadence公司
层次化原理图输入工具 Virtuoso Composer 美国Cadence公司
原理图输入 Orcad Capture CIS, 美国Cadence公司
Concept HDL Capture CIS, 美国Cadence公司
原理图仿真 Pspice NC Desktop 美国Cadence公司
———————————————————————————————————————
—
★Hard/Soft协调设计工具★
分类 产品名 制造商
Hard/Soft协调设计工具 Cierto VCC Environment 美国Cadence公司
ArchGen 美国CAE Plus公司
eArchitect 美国Viewlogic Systems公司
Hard/Soft协调验证工具 SeamlessCVE 美国Mentor Graphics公司
———————————————————————————————————————
—
★LSI Layout设计工具★
分类 产品名 制造商
寄生电容/阻抗提取工具 DISCOVERY 美国Silvaco International公司
IC 版图设计 MyChip StationTM V6.4 美国MyCAD公司
寄生电容/寄生阻抗提取工具，
延迟计算工具 SWIM/InterCal 美国Aspec Technology公司
寄生电容/阻抗提取工具，
回路Simulator（仿真工具），
Layout变换工具 Spicelink，Ansoftlinks 美国Ansoft公司
物理版图编辑器 Virtuoso-XL Layout Editor 美国Cadence公司交互式物
理版图验证工具 Diva 美国Cadence公司
信号完整性时序分析工具 SignalStorm 美国Cadence公司
Model Generator CLASSIC-SC 美国Cadabra Design Automation公司
Layout设计工具（带有电路合成功能） Blast Fusion 美国Magma公司
Layout设计工具 DOLPHIN 美国Monterey Design Systems公司
L-Edit Pro 美国Tanner Research公司
MyChip Station 美国MyCAD公司
CELEBRITY,Expert 美国Silvaco International公司
相位Shift Mask设计工具，
OPC设计工具，
Mask 测试工具 iN-Phase/TROPiC/CheckIt 美国Numerical Tecnologies公司
版图寄生参数提取工具 Star-RC 美国Avanti公司
逻辑仿真与版图设计 熊猫系统2000 中国华大
———————————————————————————————————————
—
★测试工具★
分类 产品名 制造商
Test - Pattern 变换工具 TDS iBlidge/SimValidator 美国Fluence Technology公司
Test 设计工具 TestBench 美国IBM公司
TDX 美国Fluence Technology公司
———————————————————————————————————————
—
★印刷电路版设计工具★
分类 产品名 制造商
高速PCB设计与验证 SPECCTRAQuest 美国Cadence Design Systems公司
PCB设计用自动配置,配线工具 AllegroSPECCTRA 美国Cadence Design Systems公司
PCB设计 Orcad Layout 美国Cadence Design Systems公司
PCB用温度解析工具 PCB Thermal 美国Ansoft公司
面向焊接的PCB用温度解析工具 PCB SolderSim 美国Ansoft公司
PCB用振动・疲劳解析工具 PCB Vibration Plus/PCB Fatigue 美国Ansoft公司
PCB/MCM用寄生电容/阻抗提取工具，
回路Simulator（仿真工具） PCB/MCM Signal Integrity 美国Ansoft公司
封装(Package)设计工具 Advanced Packaging Designer/Ensemble 美国Cadence公司
封装(Package)用温度解析工具 Hybrid Thermal 美国Ansoft公司
封装(Package)用寄生电容/寄生阻抗提取工具 Turbo Package Analyzer 美国Ansoft公司
PCB设计工具 ePlanner 美国Viewlogic Systems公司
PCB设计 Protel DXP ALTIUM公司
———————————————————————————————————————
—
★其他的工具★
分类 产品名 制造商
AC/DC设计・解析工具 MotorExpert 韓国jasontech公司
工艺・Simulator（仿真工具） ATHENA 美国Silvaco International公司
器件・Simulator（仿真工具） ATLAS 美国Silvaco International公司
器件模拟工具工艺模拟工具 Medici,Davinci,TSUPREM 美国Avanti公司
射频与微波设计 ADS 美国Agilent公司
信号处理系统级设计工具 SPW4.8 美国Cadence Design Systems公司
数字信号处理和通信产品的系统级设计工具 Matlab/Simulink 美国Mathworks公司
———————————————————————————————————————
—
★PLD开发系统★
分类 产品名 制造商
可编程逻辑电路开发工具 MAXPLUS Ⅱ 美国ALTERA公司
可编程逻辑电路（含SOPC）开发工具 QUARTUS 美国ALTERA公司
可编程逻辑电路开发工具 ISP expert/ispLEVER v3.0 美国Lattice公司
可编程逻辑电路开发工具 ISE 6.2i Foundation 美国Xinlinx公司
可编程逻辑电路开发工具 Actel Designer R1-2003 美国ACTEL公司

zhalvin

3.        galois Says:
April 25th, 2006 at 7:44 am
06年初EDA市场格局：
（Cadence，Synopsys(02年合并Avanti)，Mentor Graphics，synplify的FPGA综合）
市场研究公司Gartner Dataquest日前发布的一项关于EDA市场趋势的报告指出，在新的领军公司出现之前，全球EDA营收增长仍将保持停滞不前的状态；而新技术有可能使当前支配EDA市场的公司位置发生变化。
该报告由Gartner Dataquest EDA分析师Gary Smith、Daya Nadamuni、Laurie Balch和Nancy Wu编辑，认为客户渴求电子系统级(ESL)工具，但市场上缺乏这些工具。ESL工具缺乏被该报告指出是“使寄存器传输级(RTL)工具销售保持增长的唯 一因素。”
该报告暗示，EDA产业最终将提出一套切实可行的ESL方法论，这是朝向ESL工具销售增长的首要关键一步。Gartner Dataquest预测，ESL工具市场将在未来5年达到35.7%的年复合增长率，但该公司希望这一比率甚至将会更高，“因为市场需要爆炸性增长，从而 将EDA世界从萧条中拉出来。”
Gartner Dataquest以65纳米和45纳米设计工具珊珊来迟为例预测，EDA市场在2005年下滑大约0.6%，估计值39.6亿美元。这家市场研究公司预 测EDA收入将在2006年增长至42.7亿美元，2007年46.5亿，2008年51.5亿，2009年56.9亿美元。
该公司预计，RTL工具市场增长幅度将在2006年超过9.8%，接近14亿美元。预测称，RTL增长在2007年接近15.2亿美元， 2008年16.4亿美元，2009年17.8亿美元，总体CAGR为7%。“一旦向ESL的转移完成，RTL市场将缩水至零增长市场。”
报告指出，设计群体内存在一种感觉，即ESL和可制造性设计(DFM)挑战将完全更新EDA市场，将市场霸主Cadence Design Systems、Synopsys和Mentor Graphics取而代之。“这就是我们所说的拐点(inflection point)，”报告说。
该报告决然否定了当前存在一个“DFM市场”的说法。相反，报告断言道，“DFM似乎将成为一个通用术语，类似于验证，包含多个市场。”报告认为,对该术语的最好使用应该作为描述一个工具的形容词，例如有“DFM意识的路由器(DFM-aware router)”。
利用2004年的数据，Gartner Dataquest还分列出多样化EDA市场每一类别的市场份额。
MathWorks于2004年位列ESL设计与仿真榜首，占领33%的市场。Synopsys赢得26%，CoWare分得19%。2003年有28%份额的Cadence在2004年消蚀到8%。
在2.63亿美元的逻辑综合市场，Synopsys保持主导性的85%的份额，报告称，并预测这一市场将增长缓慢但趋于稳定，2006年达到2.91亿美元，2009年3.29亿美元。
Magma Design Automation“轻取”IC实现的头牌，因为Cadence和Synopsys都退出了该领域。在定制布局和布线市场，Cadence稳操72%的 市场份额，Mentor Graphics以10%远远落后。Gartner Dataquest预计，这一市场将在2007年扬首增长前略有下跌。
在1.67亿美元的设计规则校验市场，Mentor Graphics份额增至58%，大幅领先Cadence(25%)和Synopsys(15%)。但报告指出，Mentor Graphics面临两家公司及Magma的强劲竞争，Magma声称Mentor Graphics的Calibre无法有效处理65纳米设计。
在分辨率增强(RET)技术市场，Synopsys以49%对40%的成绩击败Mentor Graphics。由于RET对于业内缩小线宽的能力越来越重要，Gartner Dataquest认为该市场将增长迅速。
在2.7亿美元的PCB版图工具市场，Mentor Graphics夺得39%的份额，Cadence 29%，***Zuken 18%。Gartner Dataquest展望PCB设计工具增长形势大好。
Synplicity在FPGA综合市场持续膨胀领先于Mentor Graphics的主导地位，占领67%的市场，而Mentor Graphics仅有26%。但该市场将增长缓慢。

zhalvin

4.        galois Says:
April 25th, 2006 at 7:52 am
Mentor公司的产品线：
实时OS：Nucleus
＝
＝
IC Nanometer Design（IC设计工具链）：
Design Capture
Design Architect IC
Simulation
ADVance MS
Mach TA
Eldo
Eldo RF
ADVance MS RF
Physical Layout
IC Station SDL
ICgraph Basic
ICassemble
HotPlot
AutoCells
Physical Verification
Calibre DRC
Calibre LVS
Calibre DESIGNrev
Calibre Interactive
Calibre RVE
Parasitic Extraction
Calibre xRC
Calibre xL
Calibre LVS
Litho Modeling
Calibre OPCverify
Calibre RET (OPC and PSM)
Mask Data Preparation
Calibre MDP
Design for Manufacturing
Calibre YieldAnalyzer
Calibre YieldEnhancer
YieldAssist
Calibre LFD: Litho-Friendly Design
＝
＝
Scalable Verification
Assertion-Based Verification
Questa AFV (Advanced Functional Verification)
Questa SV (SystemVerilog)
0-In® Assertion Synthesis
0-In Formal Verification
0-In® Clock-Domain Crossing (CDC)
0-In® CheckerWare®
Testbench Automation
Questa AFV (Advanced Functional Verification)
Questa SV (SystemVerilog)
Coverage-Driven Verification
Questa AFV (Advanced Functional Verification)
Questa SV (SystemVerilog)
0-In® Assertion Synthesis
0-In Formal Verification
0-In® CheckerWare®
Verification IP
0-In® CheckerWare®
PCI Express Monitor
Universal Serial Bus Monitor
AMBA AXI Monitor
Serial Attached SCSI Monitor
Open Core Protocol Monitor
10 Gigabit Ethernet Monitor
Digital Simulation
ModelSim® SE
ModelSim® LE
ModelSim® PE
Analog/Mixed-Signal Simulation
Advance MS
ADVance MS RF
Hardware/Software Co-Verification
Seamless
Seamless FPGA
Emulation
VStationPRO
VStationTBX
iSolve
＝
＝
PCB Systems
Board Station
System Design
I/O Designer
Board Architect
Design Architect
Constraint Editor System
Analysis & Verification
HyperLynx
ICX / TAU
Quiet Expert
AccuSim II
Physical Design
TeamPCB
Board Station RE
XtremePCB
Data Management
DMS

zhalvin

5.        galois Says:
April 25th, 2006 at 7:57 am
IC设计：
Design Capture(Verilog/Spice…)
Simulation(Verilog/Spice, 支持Modelsim接口)
Physical Layout
Physical Verification(DRC, LVS…)
Parasitic Extraction(xRC,LVS…)
Lotho Modelling
Mask Data Preparation
Design for Manufacturing
1.使用语言：VHDL/verilog HDL
2.各阶段典型软件介绍：
输入工具：    Summit                          Summit   公司
仿真工具：    VCS, VSS                        Synopsys 公司
综合器：      DesignCompile, BC Compile       Synopsys 公司
布局布线工具：Preview 和Silicon Ensemble       Cadence  公司
版图验证工具：Dracula, Diva                    Cadence  公司
静态时序分析: Prime Time                       Synopsys 公司
测试：        DFT  Compile                    Synopsys 公司
3.流程
第一阶段：项目策划
形成项目任务书(项目进度,周期管理等)。流程：【市场需求--调研--可行性研究--论证--决策--任务书】。
第二阶段：总体设计
确定设计和目标,进一步明确芯片功能、内外部性能要求,参数指标,论证各种可行方案,选择最佳方式,加工厂家,工艺水准。流程：【需求分析--系统方案--系统设计--系统仿真】。
第三阶段： 详细设计和可测性设计
分功能确定各个模块算法的实现结构,确定设计所需的资源按芯片的要求,速度,功耗,带宽,增益,噪声,负载能力,工作温度等和时间,成本,效益要求
选择加工厂家,实现方式,（全定制,半定制,ASIC,FPGA等）;可测性设计与时序 分析可在详细设计中一次综合获得,可测性设计常依据需要采用
FullScan,PartScan等方式,可测性设计包括带扫描链的逻辑单元,ATPG,以及边界扫描电路BoundScan,测试Memory的BIST。流程：【逻辑设计--子
功能分解--详细时序框图--分块逻辑仿真--电路设计(算法的行为级,RTL级描述)--功能仿真--综合(加时序约束和设计库)--电路网表--网表仿真】。
第四阶段：时序验证与版图设计
静态时序分析从整个电路中提取出所有时序路径,然后通过计算信号沿在路径上的延迟传播,找出违背时序约束的错误(主要是SetupTime 和 HoldTime),
与激励无关。在深亚微米工艺中,因为电路连线延迟大于单元延迟,通常预布局布线反复较多,要多次调整布局方案,对布局布线有指导意义。流程：【预布
局布线(SDF文件)--网表仿真(带延时文件)--静态时序分析--布局布线--参数提取--SDF文件--后仿真--静态时序分析--测试向量生成】
第五阶段：加工与完备
流程：【工艺设计与生产--芯片测试--芯片应用】

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