design compiler读入文件后出现警告，求助

huobaihua · 发表于 2010-4-30 17:37:05

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本帖最后由 huobaihua 于 2010-5-1 16:06 编辑

design compiler 中读入一个 verilog文件, 在手册中讲解hierarchy时，模块例化是怎么回事阿？
在库文件设置好以后，在DC 中使用读入文件read_verilog {counter.v dff.v},命令行中显示是导入了两个设计，而且当前设计也是counter.v；然后，使用link命令时出现警告
Warning: Can't find the design 'dff' in the library 'WORK'.
Warning: Unable to resolve reference 'dff' in 'counter'.

出现的警告该怎样消除啊？？不消除的话，添加约束时也会不断的出现。牛人们帮帮我……

出现的警告已经解决了，花费了我这个新手好长时间

shuke · 发表于 2010-4-30 20:34:04

link_library里面包括了 "." 没有？

huobaihua · 发表于 2010-4-30 21:52:30

本帖最后由 huobaihua 于 2010-4-30 22:12 编辑

link_library里面包括了 "." 没有？
shuke 发表于 2010-4-30 20:34

登录/注册后可看大图

没有，由网友说这个和综合库有关系，但我设定了 synthetic_library 以后上面的警告仍然存在。我不知该怎么办好？？？？有经验的说一说嘛

xxl2 · 发表于 2010-5-16 20:50:32

conter.v前面加list哪

neptune1983 · 发表于 2010-5-16 23:43:26

这个问题没遇到过，

turion2010 · 发表于 2010-5-17 10:07:10

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jack9946 · 发表于 2012-3-3 21:55:58

高手，你最后怎么解决的啊，我在综合的时候也出现了这么个问题呢

fl_5588 · 发表于 2012-3-3 22:29:47

回复 1# huobaihua

例化出问题了吧，dff.v没有例化好吧。怎么解决的？

autumnwind · 发表于 2012-3-10 10:28:21

dff.v里面是怎么写的？

Clair_Chen · 发表于 2019-6-3 14:55:45

同问

turion2010 turion2010 当前离线积分 35 头像被屏蔽	发表于 2010-5-17 10:07:10 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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