有时钟输入的slave接口模块如何设计？

aatianluaa · 发表于 2008-4-1 14:08:37

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有时钟输入的slave接口模块如何设计？
比如像spi slave?
有时钟输入，但时钟只在ss_n为低时有效。用异步的方法能设计吗？
用同步的方法又需要一个高频的时钟采样。

rewkie · 发表于 2008-4-1 18:07:28

像spi这种slave，它的数据是和送过的时钟同步的，但是你内部的时钟不能采用这个时钟，而且内部时钟频率至少要是这个时钟的四倍才可以保证正常，因为存在不同时钟域的数据处理问题。

aatianluaa · 发表于 2008-4-2 17:03:24

用高频时钟采样,肯定是可以处理.但是像spi 接口的flash,
它是不需要高频时钟就可以工作的，它的内部肯定不可能对spi clock再采样。
不清楚是如何处理的。

yangyuf · 发表于 2008-4-7 00:46:22

在FPGA内部的话，用过采样就可以了嘛，我一般喜欢5倍以上。

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