求助如何调用DC工艺库(target library)中的指定单元(cell)

yishuad · 发表于 2019-1-17 16:24:34

本帖最后由 yishuad 于 2019-1-17 17:07 编辑

我用的是smic0.13um的DC工艺库(target library)，想调用里面的1位全加器FAHhdlX单元。我在verilog代码里写了诸如

FAHHDLX Ins_FAHHDLX(
.A(A),
.B(B),
.CI(CI),
.CO(CO),
.S(S)
);

复制代码

其中输入A,B，CI，输出S，CO都是1位。结果DC综合后发现调用的是XOR，INV等这些组成全加器的最小单元而不是我想要的全加器单元。

而且两个1位的数在Verilog中使用“+”相加，最后综合出来的最小单元也是XOR,INV等，只有两位或以上的“+”操作符DC才会调用FAHHDLX这个最小单元。
应该如何指定DC即使是在两个1位数相加时也调用FAHHDLX这个单元呢？谢谢大家！

anyunnnn · 发表于 2019-1-17 16:24:35

set_dont_touch [get_cells Ins_FAHHDLX]

yishuad · 发表于 2019-1-17 16:27:35

麻烦懂的大佬回复一下，信元什么的都好说，还可以追加，谢谢了！

547925053 · 发表于 2019-1-18 15:00:20

set_dont_touch

tezhong · 发表于 2019-1-18 15:12:37

需要在DC中将你用的library db文件设置到link_library中去，这样你用的cell DC就不会改成别的了。请楼主试试

yishuad · 发表于 2019-1-20 10:18:41

回复 4# 547925053

谢谢兄弟了！楼下的兄弟回复的比较详细，我也想送点信元给你，你的回复最快，可是不知道怎么操作。

yishuad · 发表于 2019-1-20 10:19:34

回复 5# tezhong

link library我已经添加了，不行。还是楼下的两位兄弟说的set_dont_touch的是对的，我设置好后，DC确实保留了加法器的基本单元。

zeroseawind · 发表于 2022-12-14 15:11:23

感谢！使用 set_dont_touch [get_cells **] 后终于综合出想要的 cell了！要注意set_ideal_net_work

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