有人用过altera的LVDS_TX模块吗，帮忙看个问题，谢谢

fzfh1219 · 发表于 2012-2-9 21:30:06

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file:///C:\Documents and Settings\fzfh1219\Application Data\Tencent\Users\591241809\QQ\WinTemp\RichOle\Q@34J%]6}O{%GI6CEV8LTLU.jpg
如上图所示，请问为什么CoreClkFreq的是Outclk Freq的1/2呢，两者的频率不是应该一样吗？
用户手册上说tx_in上的数据要用CoreClkFreq寄存，这样算下来的话，输入数据速率就是输出数据速率的1/2了，搞不明白，求大侠解释

fzfh1219 · 发表于 2012-2-9 22:07:31

回复 1# fzfh1219

图片没传上去，重新传了一下，如上所示。

yihaibo007 · 发表于 2012-2-11 14:04:31

TX模块理解为一个并转串的过程.
这个模块包含一个PLL,其中inclock是PLL的参考输入时钟,产生两个时钟
outclock输出给接收端,作为接收端的PLL的参考输入时钟,
而coreclock是转换过程的基础时钟，所以输入的并行数据必须与此时钟同步！
这只是我的理解，希望对你有帮助！

lixqing · 发表于 2012-2-23 14:49:55

Good!

lmyyjx · 发表于 2012-3-7 09:06:16

TX模块理解为一个并转串的过程.

dandelion2ting · 发表于 2012-5-12 01:26:54

请问yihaibo007同学：接收端pll输入时钟可以外接么？不是有器件固定引脚指定！

hanker33 · 发表于 2013-6-27 14:10:22

bucuo~~~~

zhangyang768 · 发表于 2013-6-27 16:18:46

我来解答吧输出的串行数据速率为500M，因此IO时钟为500MHz，由于采用7－1串化比例，因此并行时钟为为500/7 = 71.43M时钟，tx_coreclock时钟也是71.43M，供FPGA内部逻辑同步并行数据（tx_in)用.
tx_inclock(35.71M)为输入PLL的参考时钟，原则上可为任意频率时钟，PLL会产生上述的各个时钟。

cy422311 · 发表于 2016-7-5 01:48:30

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smrecnik · 发表于 2016-7-5 08:33:29

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[求助] 有人用过altera的LVDS_TX模块吗，帮忙看个问题，谢谢

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