upf power state 跟sdc mode

fangwang85

请教一个问题，upf power state是定义POWER MODE的，是定义一种工作模式，那么是不是可以理解为一个power state就要对应写一个sdc啊? 如果是这样的话，再加入corner和rc信息，那么scenario会很巨大啊。

navylin1

不用，power state只是告诉synthesis tool哪里要ISO，

fangwang85

回复 2# navylin1


   谢谢回复，可不可以理解为，dc吃upf是为了综合时候加iso ，levelshift 等cell， icc吃upf，是为了可以derive_pg_connection ,创建电压域的。 upf 文件本身并没有约束，还是靠sdc来约束？ 再次感谢！

seu_huzw

UPF和RTL是类似的概念，RTL定义逻辑连接关系，UPF定义电源连接关系，RTL+UPF才是我们设计的电路，为了确保电路工作在我们期望的频率，就需要进行时序约束，也就是SDC文件的内容。

fangwang85

回复 4# seu_huzw


   谢谢回复，这么说来upf跟sdc没有关系。再请教下，写sdc的时候也是需要考虑不同power domain的工作情况。比如PD1的电源是关闭的，这个在sdc中怎么体现呢？给PD上电，指明电压倒是可以用set_voltage的命令。 简单的说一个power domain可能有不同状态，可能是 off ，高压 ，低压状态。那么些sdc怎么才能体现这个呢，还是挑一个高压就好了？

lzp8023

我有一点相关经验，分享一下,如果有说错的，欢迎大家指正。
就我参与的多电源项目中，STA中电压应该不能设置为0，
因为时序信息是从lib里去取的，
如果你没有0v的lib,你肯定取不到时序信息。

电源之间数据交互部分会设置不同的电压等多个pattern来测试时序和串扰。
例如：有两个电源vdd1,vdd2，假设电压范围都是1.0-1.32
那么就会有这么几个pattern,
vdd1=1.0,vdd2=1.32
vdd1=1.32,vdd2=1

多电源电路会存在一个问题就是，当某个电源off后，
由于没有电压，所以这个power domain的电路会输出一个不定状态的信号，
如果这个信号电压正好处于中间状态，那么接收这个信号的另一个power domain的电路有可能会pmos,nmos同时导通，产生贯通电流，导致电路工作不正常，所以一般会加isolation的cell,
但是整个电路中有没有不定状态的信号传播，是需要去验证的，我们做项目的时候用的是VC-LP去验证的。

fangwang85

回复 6# lzp8023


   你好，谢谢回复。那么是不是要写2个sdc。如下：

例如：有两个电源vdd1,vdd2，假设电压范围都是1.0-1.32
那么就会有这么几个pattern,
vdd1=1.0,vdd2=1.32  #这个模式写一个mode1.sdc
vdd1=1.32,vdd2=1   #这个模式写一个mode2.sdc


我自己理解，多电压域的设计，是在原来mcmm的基础上，增加了电压值的变化。
原来mcmm = mode + corner（pvt） + rc 。
现在是
mode + [ corner（pt），变化的voltage ] + rc

seu_huzw

回复 5# fangwang85

Power State在UPF里已经说明了，为什么一定要体现在SDC里呢。SDC约束的是timing，当你set_operating_condition之后，电路的工作电压就已经知道了。然后就在这个电压下必须满足时序约束，不管Power到底是on还是off；而不是Power on就要时序检查，Power down就不进行时序检查。

大龄文艺男青年

   

回复  seu_huzw


   谢谢回复，这么说来upf跟sdc没有关系。再请教下，写sdc的时候也是需要考虑不同pow ...
fangwang85 发表于 2019-3-15 09:51

                               
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    每个power domain的状态，不需要在sdc里体现。
mcmm里要有对应的set_voltage ，和 set_operating_condition就行了 .

fangwang85

谢谢各位，明白了