请教verilog代码向verilogA移植的问题

tcsunjunyi · 发表于 2012-1-20 16:46:22

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目前所用的cadence版本verilog和spectre混合仿真有问题，而verilogA仿真却支持。现在写好了一段verilog代码，想转成verilogA代码，请问，需要做哪些修改？verilogA是否兼容verilog的语法？是不是只需对input和output信号进行电学特性定义，而不用管中间的一些寄存器变量？

sunyuanxin · 发表于 2012-1-21 12:17:30

verilog也用在模拟电路的仿真？

jasonxzy · 发表于 2012-1-23 14:49:13

模数混仿（Verilog-A + Verilog + ...）要用到Cadence的IUS工具，然后用Config View(Hierarchy instead of Schematic Composer)，在ADE中用Spectre就可以直接仿真了。

天牛不唱歌 · 发表于 2012-1-23 19:44:36

同问。。

天牛不唱歌 · 发表于 2012-1-23 19:47:47

同问。。

hezudao · 发表于 2012-1-24 02:06:31

火星来的

amodaman · 发表于 2012-1-25 04:45:25

既然是混合信号仿真，为什么要把verilog 转换成verilog-A呢？Verilog部分用ius中的ncvlog， verilog-A用specter.

conghung2012 · 发表于 2012-5-8 19:57:09

看手册先熟悉一下吧，先对veriloga有点了解再来问。

conghung2012 · 发表于 2012-5-8 19:58:41

7楼正解。

星辰0000 · 发表于 2019-3-13 16:39:18

有没有会verilogA转电路或者symbol的？

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