scan sdc约束

fangwang85

请教个问题，测试模式下sdc怎么写？我的做法对扫描链的SI ,SO , scan_enable , test_mode 跟ate_clk设置set_input_delay 和set_output_delay ，值为clk周期的0.2  。set_input_delay  -clock ate_clock [get_ports SI]   0.2*T
set_input_delay  -clock ate_clock [get_ports test_mode]   0.2*T
set_input_delay  -clock ate_clock [get_ports scan_enable]   0.2*T


set_output_delay  -clock ate_clock [get_ports SO]   0.2*T

其他的input port和output port都没有约束，不知道对不对？
PI PO的端口要不要设置 set_input_delay 和set_output_delay?  


希望大侠帮帮忙

elone

回复 1# fangwang85


   test_mode和scanen都是固定信号，不用设input delay吧。si 和 so 应该加上input/output delay

fangwang85

回复 2# elone


    谢谢大侠回复，明白了。我理解是PI ,PO(除了SI SO外)都不用设置set_input_delay和set_output_delay。他们不是通过ATE channel灌进去的，而是通过探针，不知道理解的对不对？再次感谢

elone

回复 3# fangwang85

理论上scan的时候, 所有的port都是PI/PO, 都应该有确定的状态, 用不到的信号是要输入固定的0或1

fangwang85

回复 4# elone


    哦哦，谢谢回复，那是不是所有的PI PO都需要设置input delay 和 output delay 除了固定电平的端口
set_input_delay -max  6  -clock ate_clock  [所有PI]
set_input_delay -max  -1  -clock ate_clock  [所有PI]

set_output_delay -max 6  -clock ate_clock  [所有PO]
set_output_delay  -min  -1  -clock ate_clock  [所有PO]

elone

回复 5# fangwang85


    个人理解, 只有跟CLK同步的信号的才需要加input/output delay, 即只有SI和SO需要加

defflin

回复 1# fangwang85

  
   如果使用tmax生成atpg，通过source $env(SYNOPSYS_TMAX)/auxx/syn/tmax/tmax2pt.tcl,使用write_timing_constraints shift.sdc -mode shift 来分别写出shift（capture）模式的sdc。

fangwang85

回复 7# defflin


   谢谢回复，明白了，感谢

fangwang85

回复 6# elone


   谢谢回复，感谢哈

fangwang85

回复 7# defflin


   再请教大侠一个问题，tmax推pattern的时候，覆盖率不太高，我用base seq后，我又用了fast seq 增量推pattern。我的问题是fast seq意思是多个capture 周期，一般2到10个。 test protocal 文件中的waveform都是固定的。需要特别设置
让ATE知道capture的时候使用多个周期，而不是一个周期吗？先谢了