有关4值逻辑和2值逻辑的疑问

静影沉璧

实际硬件电路对应的都是4值逻辑，实际在造激励的时候实际上用的都是2值逻辑。烦请各位大神能解释一下~

精武英雄

引用一下书本上的解释：
2值逻辑消耗内存小，但是有风险（比如会将X与Z当做0，这样会引起误会）

saipolo

我给你讲讲吧，仿真器在编译verilog代码时会将verilog中的各种对象比如reg,wie,primitive，甚至always，initial，generate等各种东西，总之基本上verilog中你想得到的东西都用抽象的数据结构handle表示。这个handle是仿真器内部的数据，硬件逻辑的数据在高级语言例如c中是无法直接保存的，c中只能保存0和1，显而易见的四值逻辑需要的内存是二值逻辑的两倍。在c中保存四值逻辑是用结构体保存的，结构体有两个成员变量aval和bval，aval和bval组合就可以表示0/1/x/z。在构造激励时，显然我们必须保证给的都是确定的数据一般不会是unknown值(除非特殊用例)，且一般是二值逻辑数据，这样仿真所需内存开销小，仿速度更快，因为二值逻辑可以直接对应c的数据而不需要转换。
如果我们把四值逻辑赋值给二值逻辑，那么四值逻辑c语言表示的bval部分直接丢掉保留aval部分送给二值逻辑，表现就是x和z都变成了0。

qiushulin0000

四态更真实，二态节省仿真消耗的内存

uiwjyb

回复 3# saipolo


   你举得是C语言的例子，verilog也是这样吗？

saipolo

回复  saipolo


   你举得是C语言的例子，verilog也是这样吗？
uiwjyb 发表于 2018-12-3 16:19

                               
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当然，Verilog中的四值逻辑编译器编译或elaborate时会将其转换为{aval,bval}对，使用PLI/VPI访问verilog的四值逻辑实际上就是访问一个抽象的句柄。换个说法，最早最早的verilog编译器，甚至于现在的某些开源仿真器，在编译verilog时也是先将verilog转换为逻辑等价的C代码再进行C代码的编译。四值逻辑比二值逻辑承载的信息多一倍，故理所应当的占用资源多一倍。