SOI工艺版图问题

13955610667 · 发表于 2018-10-12 10:09:08

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本帖最后由 13955610667 于 2018-10-12 15:19 编辑

请问，SOI工艺的射频管子（floating body 类型）有四个极，常规的三个极就是G、D、S，第四个极sub怎么在版图中怎么接？（强调：不是普通的工艺）

SOI工艺floating body nmos

lwq_119 · 发表于 2018-10-12 20:20:49

回复 1# 13955610667

根据电路来看，接最低点位即可，注意不一定是GND，有时候会有负压电路。

andyfan · 发表于 2018-10-13 18:46:43

回复 1# 13955610667

要看你的是FD还是PD的SOI，FD的SOI，没有真正意义的体引出，所谓的体引出其实是背栅。FD的一般是比较先进的工艺，28这种。背栅有几种选择，要看你用的那种器件。
PD的，一般是。13以上这种，可以做体引出，用T型栅做隔离。也可以体完全浮空，就是什么都不接，所谓的浮体。看你的意思是用浮体的管子，什么都不接就可以了，一般是有对应的模型的。

我的滑板鞋 · 发表于 2018-10-15 13:58:21

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13955610667 · 发表于 2018-10-18 09:05:41

回复 3# andyfan

我用的是浮体的管子，如果第四个极什么都不接，lvs是过不了。然而第四个极不知道怎么接？（因为整个基座都被一层绝缘介质覆盖，连不到衬底上）

andyfan · 发表于 2018-10-19 15:15:41

回复 5# 13955610667

浮体的器件就是3端的啊，怎么会过不了LVS？你没有设计规则和相对应的PDK么？
除非你想用浮体的三端器件，然后模型又选了四端的器件。

附图是一个四端的T栅体引出的例子，具体规则，FAB的设计规则应该有详细规定的，你对照查阅就可以了。

另外以上所讲，包括附图都是对PDSOI来说的。对应FDSOI，是没有所谓的传统体引出的，所谓的体引出就是背栅引出，可以做不同WELL，不同偏压的体引出，用来调器件的阈值电压，这个解释起来更复杂些，你如果做的是FDSOI，直接看设计规则就好了。

hujiangtao007 · 发表于 2018-10-23 16:40:07

在SOI工艺里面会有一层叫analog layer（或者其他）的。就是来定义local sub.在版图需要把待定义的器件用analog layer框起来就行，然后打上相应电路图上的PIN（用analog layer打pin）。

xawzhg · 发表于 2019-3-26 17:23:34

谢谢，用处不是很大

西瓜慧子 · 发表于 2019-3-27 16:34:29

自己做隔离环围上，最后再把隔离环连起来就好了，一般pmos的sub是接在vdd上的，nmos的不确定。

EE知趣 · 发表于 2022-1-18 15:57:11

西瓜慧子发表于 2019-3-27 16:34
自己做隔离环围上，最后再把隔离环连起来就好了，一般pmos的sub是接在vdd上的，nmos的不确定。 ...

SOI工艺没有环吧

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