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查看: 2768|回复: 9

[求助] 向高手们求助一个工程问题,多路数据对不齐,通过什么手段可以将其对齐?

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发表于 2018-10-5 23:04:25 | 显示全部楼层 |阅读模式

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最近一个项目中遇到一个比较头疼的问题,通过FPGA的多个GTH分别收进来多组数据流,测试中每个GTH同时灌入相同的测试数据,由于pcb板布线延时造成在接收端口收到的数据并不是严格对齐的,最多相差8个时钟周期,而且差值在不停变动,请问各位大神有没有什么好办法将各路数据对齐呢?
 楼主| 发表于 2018-10-6 00:09:08 | 显示全部楼层
欢迎指教,欢迎讨论
发表于 2018-10-7 18:28:03 | 显示全部楼层
可以参考altera或xilinx的hdmi/displayport ip core 处理方式
 楼主| 发表于 2018-10-7 18:38:19 | 显示全部楼层
回复 3# asaa


    哦哦,多谢,回头去看看。能不能先大概介绍原理呢?
发表于 2018-10-8 20:28:06 | 显示全部楼层
加个开销位吧
类似于识别包头的特殊码流
然后通过FIFO对齐
大家的包头都写入FIFO了,并行读出即可

但是同时就涉及到要做包头检测、报错机制
发表于 2018-10-8 20:29:21 | 显示全部楼层
GTH口是串行口还是并行口?
数据进来有做加扰吗?
发表于 2018-10-8 20:33:19 | 显示全部楼层
包头开销要设计成周期性重复
例如:每隔1000个周期加1个包头,检测到包头时确认是否符合计数周期,甄别假包头

先要搜帧头,定帧,然后重复性监测,如丢失再搜帧、定帧,需要做个状态机
 楼主| 发表于 2018-10-9 23:11:49 | 显示全部楼层
回复 6# maoqiu


    GTH进来是几十位的数据总线,加扰是什么概念呢,请赐教。目前就是发数端加计数,收数端分别写入一定时间后按计数同时读出
发表于 2018-10-25 21:29:26 | 显示全部楼层
有参考时钟可以用么?如果有的话参考一下iserdes2中bitsleep的设计思想如何
 楼主| 发表于 2018-10-26 00:10:09 | 显示全部楼层
回复 9# 时光小铺


    调用serdes的ip再生成例程能找到吗?是xilinx的么?
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