在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2511|回复: 6

[求助] 一道Verilog笔试题,关于除法器

[复制链接]
发表于 2018-9-18 21:53:46 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
verilog实现下述公式,DA[9:0]*128/500=?,要求:用1个12位加法器和其他必要逻辑,在3个时钟周期内计算出结果,并取整输出,取整误差忽略。
各位前辈,这个问题可以怎样考虑?128,500~512,给出的这几个数字很刻意
发表于 2018-9-18 23:40:31 | 显示全部楼层
ZHAOYI笔试题,当时转成了137/512,浮点数乘法,瞎写
发表于 2018-9-19 07:08:42 | 显示全部楼层
回复 2# 文锋若风
正解
发表于 2018-9-19 15:38:29 | 显示全部楼层
就是128/500=0.256 ,然后作浮点的常数乘法就可以啦,为啥要转成138/512=0.26953125,跟原来值的误差有点大呢。
 楼主| 发表于 2018-9-20 20:35:08 | 显示全部楼层
本帖最后由 13hope 于 2018-9-21 18:41 编辑

回复 4# rosshardware


   感谢!就是说128/500=0.0100 0001 100...; 取( DA[9:5]+DA[9:4]+{DA, 2'b0} ) >>4 这样么?
 楼主| 发表于 2018-9-20 20:38:07 | 显示全部楼层
回复 2# 文锋若风


   没错,层主是哪个学校的
发表于 2018-9-21 11:05:51 | 显示全部楼层
回复 5# 13hope


    恩,我理解这样跟合理,误差最小。
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

×

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 19:45 , Processed in 0.023483 second(s), 6 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表