dc利用read_verilog或者read_vhdl或者analyze和elaborate的组合读入RTL之后要先translate the design into a technology-independent design(GTECH).就是说读入RTL后会先生成一个GTECH netlist,这个过程会改一遍名字,SDC里面的时钟定义应该都按照这个netlist里面的名字来定义。所以一般在读入RTL还没有进行compile之前要先将这个netlist保存下来,如果design特别大,debug的时候就可以直接将这个netlist读进来。
所以我建议用我在2#提到的方法试一下。