FPGA设计中时序约束该怎么理解？

lhzh7

1.FPGA设计中时序约束的功能是不是这么理解的：就是添加的约束是我的设计目的，具体点说就是我的设计要求，外部设备要求FPGA实现约束里的性能。如果时序违规了，说明这个设计没有达到我的要求。我这么理解对吗？大家可以指教一下。

    2.输入输出约束延时的参数是怎么得到的？
       （1）：源同步信号 ——是根据上流设备的建立保持时间或者TCO\TD参数得到的吗？还是根据FPGA输入引脚的建立保持时间得到的？如果上流设备的输出信号并不能满足FPGA的输入信号建立保持时间，是不是说明我这个设计从硬件上或者说从原理上、器件选型上就有问题？
      （2）：系统同步信号——在源同步的基础上考虑时钟skew？

     时序约束上一直没理解，希望大家从根本上帮我理解一下时序约束。

谁枫而飘

回复 1# lhzh7


   时序约束怎么说呢？应该是告诉软件，怎么去检查设计是否合理，他不会帮助软件去调整设计。举个例子吧，set_inpu_delay这是说明，外部信号进入FPGA的时候与时钟的关系，如果结果不满足的话，我们可以自己添加pipeline或者时钟PLL时钟偏移是结果满足，软件是不会主动根据你的时序约束去自动添加什么的。问题1，外部不满足，FPGA内部调啊，PLL啊，IDELAY,LCELL等都可以调

lhzh7

回复 2# 谁枫而飘


      1）但是添加了约束后综合的时候软件不会尽量向约束综合吗？还是说添加了约束和不添加约束的综合结果是一样的？   
      2）

set_input_delay或者

set_output_delay的参数是由外设决定的，是吧？

谁枫而飘

回复 3# lhzh7


   添加约束和不添加约束综合出来是不一样的，在FPGA中的布线资源是固定了的，软件会根据约束适当调整布局布线，如果最优化的布局布线还不能满足时序的话，就必须手动的进行调整了。set_input_delay肯定是外部的啊，set_output_delay是FPGA内部吧，反正都是以pad为准的

glace12123

时序约束，本质就是约束点到点的延迟，应该说是你告诉工具这段延迟应该小于多少，工具尽量帮你去实现，但实在无法实现，就报时序错误给拟看。
延迟又分为很多种，具体就是你看的那些书面语言，例如时钟周期、输入输出延迟等等