请教各位展频的相关问题，有空的大神给些指点。感谢~

dgy_hy

本人目前在做SSCG (展频) 相关的电路设计,有两个问题想请做过的大神指点一二.感谢~

问题1:
请问展频时钟的选取，个人见解,展频时钟如果如果频率越高，相同展频深度下，代表频谱密度越高，对EMI 应该有更好的效果。那请问展频频率是否和PLL 本身带宽有限制关系，如 展频频率应该小于PLL 带宽 2倍或者更高吗？这个如何理解和限制。


问题2：
一般展频有三种方式：向上展频/中间展频/向下展频，请问这三种在应用端有何区别？从原理上将EMI 降低效果应该一样，只是频率变换 范围和typical design 的variation有差异而已，还有其余的差异吗？

感谢~感谢~

pdauser1002

1.  展频使用通常有规范。譬如用在SATA大概是30KHz （频率的变化速率），深度也有限制，例如是～0-5000PPM。发射展频的PLL通常是生成在PLL Loop之内，所以变化率必须远低于Loop BW。
虽然较高的变化率好像效果要好一些（在某一个频率的Dwell Time短些）。

2. 虽然对抗EMI的效果都差不多，但是向下展频比较流行，大概是因为Timing Closure （譬如说是用于SOC 的clock）容易些 （Tssc <= Tnom).

dgy_hy

回复 2# pdauser1002


   感谢您的回复和解答我的困惑~   此外,请问您在设计SSCG 过程中有加phase compensation 技术吗？这样会不会消耗相位裕度？
   我设计的SSCG 算是宽范围 通用型.所以本身相位裕度就比较tight.
   感谢~

pdauser1002

我没用过Phase compensation 的方法。
不过我认为Phase compensation 应该不影响PLL Phase Margin，但是如果compensation DAC（电流或电压）不准，那就有可能激发PLL loop 的响应。

dgy_hy

回复 4# pdauser1002


   个人认为是VCO 在feedback 路径上插入了一条delay path,如果这个delay较大,就代表着系统多了一个极点，会消耗部分phase margin,不过我的design上留的裕度较大,目前看起来影响不大.这种方法在改善jitter上还是有效果。