synplify综合问题求教: MISSING TIMING MODEL

IC.Michael

我用的是synplify工具进行综合，然后用vivado进行布局布线，在综合产生的.srr报告中，有这么一段话：@W：MT246：“xxx.vhd”：Blackbox FIFO_W128_D128 is missing a user supplied timing model. This may have a negative effect on timing analysis and optimizations (Quality of Results)
其中，xxx.vhd里例化了FIFO_W128_D128这个FIFO，想请问下，这个问题是什么原因呢？该怎么解决呢？

gaurson

你这个FIFO是一个黑盒吗？应该是提示你缺少一个对应的时序模型，后续做时序分析没有依据。这个FIFO IP是怎么获取的？

IC.Michael

回复 2# gaurson


   对方给的IP核，我在自己这边用vivado把xci加进去，然后重新生成了一下IP核；用宏ifdef/else/endif处理下，把_stub.v内容合到sim目录下的FIFO_W128_D128.v文件中，并把该文件加进filelist里，脚本同时会把xci吃进去。综合的时候报了这个问题。对了顺道请教下，vivado生成ip后，sim、hdl、synth、simulation这几个目录下的文件有啥区别呢？在nonproject下，应该把什么文件吃进去呢？很晕乎。谢谢~