verilog语法问题

lkkl54 · 发表于 2018-7-4 10:28:30

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x

always @(posedge clk)
out <= #1 out+1；
请大神帮解读一下out <= #1 out+1；的含义，#1的目的是什么？

风释怀 · 发表于 2018-7-4 11:18:29

就是一个加法器，#1是代表1刻度的延迟

lkkl54 · 发表于 2018-7-4 12:05:32

回复 2# 风释怀

但是这个不是在testbench仿真文件里定义的，而是出现在源文件module的定义里，所以有点疑惑：#做延迟不是针对仿真的吗？

土门 · 发表于 2018-7-4 13:04:53

#1 延时，这用于仿真

风释怀 · 发表于 2018-7-4 13:42:11

回复 3# lkkl54

是针对仿真的，testbecnh、module都可以用。最后做dc时候，这个会被综合掉，没啥影响

lkkl54 · 发表于 2018-7-6 20:54:50

回复 5# 风释怀

好的，明白了。谢谢！

liuyangqwin2 · 发表于 2018-7-10 16:23:18

<Correct Methods For Adding Delays To Verilog Behavioral Models> 看看这篇文章

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