qsys创建了pcie，接下来怎么实现传输数据呢？

秋天叶子落

根据官方的IP Compiler for PCI Express User Guide，Design Example创建了一个pcie工程，但是接下来该怎么继续做下去呢？
官方的代码好像是测试用的，没什么控制的信号呀。 现在我想用来传输自己FIFO里的数据，怎么控制呢？cpu读取FPGA的FIFO里的数据，或者说FPGA上传FIFO里的数据给cpu。
有没有设计用过pcie的朋友给点建议和资料，不知道后面该怎么再深入了，网上这方面资料也太少了，不像DDR2看一下例程就会用了。。。

xujin2002ji

pcie　是一个复杂的协议，　普通用户　先要把里面的ＴＬＰ层学习了。　然后开始。

秋天叶子落

回复 2# xujin2002ji

感谢回复
我是最近刚接触的PCIE，跟着官方的User Guide创建了个工程，接下来不知道怎么控制了。这个不像DDR准备好地址和数据后，给个local_burstbegin信号就开始了。
你说的TLP我也稍微看了眼，这个就类似配置寄存器吧？发送接收过程 就是配置和读取这些寄存器的固定字节位来判断要做的事情吗？
能否再给点更详细的思路
下面是例程给的模块例化，好像没什么控制，主要就是pcie_hard_ip_0_test_in_test_in和pcie_hard_ip_0_test_out_test_out

    c4gx_qsys c4gx_qsys (
        .pcie_hard_ip_0_pcie_rstn_export                   (pcie_rstn),
        .pcie_hard_ip_0_pipe_ext_pipe_mode                 (1'b0),
        .pcie_hard_ip_0_pipe_ext_pll_powerdown             (~pcie_rstn),
        .pcie_hard_ip_0_pipe_ext_gxb_powerdown             (~pcie_rstn),
        .pcie_hard_ip_0_refclk_export                      (refclk),

.pcie_hard_ip_0_cal_blk_clk_clk                    (clk50),

.pcie_hard_ip_0_fixedclk_clk                       (clk125),

.pcie_hard_ip_0_reconfig_gxbclk_clk                (clk50),
        .pcie_hard_ip_0_reconfig_togxb_data                (reconfig_togxb),
        .pcie_hard_ip_0_reconfig_fromgxb_0_data            (reconfig_fromgxb),
        .pcie_hard_ip_0_reconfig_busy_busy_altgxb_reconfig (busy),
        .pcie_hard_ip_0_rx_in_rx_datain_0                  (rx_in0),
        .pcie_hard_ip_0_tx_out_tx_dataout_0                (tx_out0),
        .pcie_hard_ip_0_test_in_test_in                    (test_in),
        .pcie_hard_ip_0_test_out_test_out                  (test_out_icm)
    );

荒漠小草

官方有pcie_dma的demo工程，qsys搭建的，还有配套的软件驱动，可以下载下来先看一下，会有帮助

秋天叶子落

回复 4# 荒漠小草

跟着官方的User Guide创建了qsys工程，但是没有看到应用层的demo工程。。。有chaining_dma的example，比较复杂，主要是和qsys创建的不兼容。根本不知道从哪入手

秋天叶子落

是不是需要在qsys里加入自己的逻辑模块，加入到Avalon总线，然后通过总线读写pcie的地址进行配置和读写数据？不然qsys例化的端口里面没有操作的地址总线和数据总线信号呀
有谁用过qsys做过设计，help

tubujia

秋天叶子落 发表于 2018-6-4 16:25
是不是需要在qsys里加入自己的逻辑模块，加入到Avalon总线，然后通过总线读写pcie的地址进行配置和读写数据 ...

qsys下互联pcie(dma)+emif即可，但我现在没搞明白如果用户逻辑采集到的数据要先存入ddr怎么处理。比如用户逻辑采集ad数据存入ddr，是将这个逻辑封装为avalon-mm master的ip然后接入emif吗？也就是说emif的slave同时和dma与用户逻辑相连？

jiangcong

老哥，Qsys创建好的PCIe如何把数据写入BAR呢，磨了一个月了。我看我创建出来的接口和你的一样除了配置接口和Simulation接口，找不到数据接口呀，怎么传输呢？可以加个QQ （791218590）教我下么，先谢谢了