FIFO使用的一点问题

mysoul · 发表于 2018-3-13 22:08:54

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条件：FIFO使用时不出现空或满的情况
数据从clk1>>>clk2(从时钟域1到时钟域2) clk1 = 100MHz
clk1时钟域中，每6400个周期为一个循环，其中6144个周期为数据有效周期，需要将数据写入FIFO中，其余256个周期为空闲周期。

问题：如果我想将clk1中的数据，经过FIFO由，并在clk2的控制下输出，并且希望clk2的频率小于clk1，是否可以？

问题2：如果可以，如何确定clk2的频率，以及读使能信号？

MACROY · 发表于 2018-3-14 09:01:14

回复 1# mysoul
要看fifo深度情况吧

mysoul · 发表于 2018-3-14 09:07:43

回复 2# MACROY

如果说深度有足够大，CLK2的频率能等于100K么？

MACROY · 发表于 2018-3-14 09:12:06

本帖最后由 MACROY 于 2018-3-14 09:19 编辑

回复 3# mysoul

应该可以，如果深度无限大，你的读时钟可以无限接近于0吧
100m/6400=clk2/6144 深度6144情况

菜鸟要飞 · 发表于 2018-3-14 13:42:02

回复 3# mysoul

你又能大到哪去，100k，100M差这么多

mysoul · 发表于 2018-3-15 10:00:41

回复 4# MACROY

如果是吞吐率不一样，就算你深度再大，也一样会满的啊。我算的就是CLK2最小可以等于96MHz

mysoul · 发表于 2018-3-15 10:01:51

回复 5# 菜鸟要飞
我算的，如果要满足不空不满的条件，clk2最小也要96MHz

jiannanc · 发表于 2018-3-15 11:20:37

说的再多不如自己做一个，只有自己做过才会理解深刻

xiaoyisimonguo · 发表于 2018-3-15 12:02:18

回复 4# MACROY

thanks for the reply, learning

renminggong · 发表于 2018-3-15 13:17:05

这个与读和写的pattern还有关系

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