数字后端encounter版图 verify geometry出错

13804576693 · 发表于 2018-1-2 20:51:36

您需要登录才可以下载或查看，没有账号？注册

×

如图

违反规则都是在标准单元内部，还有短路，小弟刚接触数字后端，实在不知道怎么回事，也不知道怎么改，问了几个人也没问出原因，哪位大神帮忙看一下啊，谢了先。

13804576693 · 发表于 2018-1-2 22:04:53

大神快来了啊

第三朵浮云 · 发表于 2018-1-3 09:22:09

看看标准单元电源环上的VDD VSS连对了没

18345175021 · 发表于 2018-1-3 10:35:30

感觉像是LEF出的问题

13804576693 · 发表于 2018-1-3 10:40:56

回复 4# 18345175021

我也怀疑是lef出了问题，可是一再检查了，也不知道有什么问题……

13804576693 · 发表于 2018-1-3 10:55:55

发现了一些问题，如果我先综合时钟树，优化，再nanoroute，做verify geometry就会有这种问题，如果我先部线再综合时钟树，做优化就没有问题。大神能给解释下吗，谢了先

13804576693 · 发表于 2018-1-3 10:57:18

另外我还把floorplan的利用率降了20

18345175021 · 发表于 2018-1-3 11:05:06

逐步排除吧
1.是不是有电源反了，cell有没有overlap。
2.走线的规则（clock和nanonet）有没有符合tech lef要求
3.merge个gds导出来看版图

13804576693 · 发表于 2018-1-3 15:28:22

回复 8# 18345175021

请问，如果有celllap可能是什么原因导致的？ floorplan的面积太小了么？

13804576693 · 发表于 2018-1-5 21:57:20

原因找到了，给的floorplan面积小了，标准单元重叠了，感谢大家~

账号		自动登录	找回密码
密码			注册

[求助] 数字后端encounter版图 verify geometry出错