关于调试 ila的使用

qiurijian

我想抓一个信号看看，结果标记这个信号后（attribuet mark_debug of ... : signal is "true";），然后综合，
在 set debug中怎么也找不到这个这个标记的信号，其他标记的信号倒是有显示。
所以大家都是怎么解决这个问题的。

菜鸟要飞

被优化掉了，代码里加 (* KEEP="TRUE"*）语句，保持住信号

qiurijian

回复 2# 菜鸟要飞
非常感谢，非常有用。

qiurijian

bbs.21ic.com/icview-270141-1-1.html

qiurijian

这里还是有问题。每个模块的输出我都会有signal信号连接起来。
Verilog Example

(* keep = "true" *) wire  sig1;

VHDL Example

signal sig1 : std_logic;

attribute keep : string;

attribute keep of sig1 : signal is "true";

Known Issues:

N/A
我的代码是vhdl的，但是用上attribute keep of...仍然在set_bug找不到，乘法器模块的输出用signal连接，然后标记这个signal。