两个fpga外部输入时钟的同时钟域问题

hrychris · 发表于 2017-9-30 11:14:34

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现有一个fpga，其外部时钟输入时钟由两个，一个是CLKREF、一个是CLKIN，他们分别都是接在_n的专用时钟管脚上。如图

现在有另一个fpga，那么他应该接在_n上还是_p上，在不经过PLL的情况下，它们两个fpga的时钟是同频同相的。

churchmice · 发表于 2017-10-11 14:19:43

都一样，差分时钟信号内部有clock buffer模块转成单端时钟
你这直接接的是单端时钟，接哪个都没影响

殷工 · 发表于 2017-10-13 14:11:30

回复 2# churchmice

正解

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