怎样减小PLL的面积？

lenovour · 发表于 2017-6-14 14:17:20

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看到有的FPGA公司在一个芯片上集成几十个serdes通道，好奇他们是怎样减小面积的。貌似C的面积一定要足够大的呀。有什么减小LPF的C的面积的好方法吗？请赐教。

lynker · 发表于 2017-6-14 17:20:12

用mos电容，或者有源滤波器

JoyShockley · 发表于 2017-6-14 18:35:00

回复 1# lenovour

改成全数字锁相环，节省滤波器的面积。

在全数字锁相环的基础上，提出新结构的LC振荡器，进一步的压缩面积。

1261015620 · 发表于 2017-6-14 19:35:43

回复 3# JoyShockley

请问版主，目前全数字锁相环在业界有用的吗？

lwjee · 发表于 2017-6-15 13:49:14

TDC面积挺大的。速度高了，带宽高了，LPF 的cap更小了。很多Serdes是共享一个PLL。并且很多Serdes里面也有电感。所以LPF的C并不是一个很大的问题。

qerqing · 发表于 2017-6-15 15:50:47

楼上正解

peterlin2010 · 发表于 2017-6-16 08:26:43

TDC面积挺大的。速度高了，带宽高了，LPF 的cap更小了。很多Serdes是共享一个PLL。并且很多Serdes里面也有电 ...
lwjee 发表于 2017-6-15 13:49

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TDC= Time to digital converter ?

1.4psrms-period-jitter TDC-less fractional-N digital PLL

lenovour · 发表于 2017-6-16 10:51:25

本帖最后由 lenovour 于 2017-6-16 10:54 编辑

@5楼
有概念多少数据率需要多大电容吗？
比如 6g bps 500pf
10g 400pf 。。。。

还有一个问题，如果共用PLL，其他的lane 只有DLL，这些lane就只能跟相位不能跟频率了，对不对？

lenovour · 发表于 2017-6-23 15:07:22

自己顶起来。

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