芯片测试出现时序问题，降频时序正确，这是什么原因造成的[已解决]

1027199631 · 发表于 2017-3-22 14:56:17

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本帖最后由 1027199631 于 2017-3-28 20:53 编辑

目前芯片测试出现问题：正常情况下，芯片通讯时序不稳定，采值错误；把电压升高10%，依旧不行；只有降频时序正确，且采值稳定。有大神说是setup的问题，可是做STA时，setup至少有65ns的余量；后仿时，即使将频率抬高1倍，通讯也是正常的，不知道为何流片之后出现问题，是否有大神遇见过此类问题，求解疑

1027199631 · 发表于 2017-3-23 10:49:27

顶顶顶

chiye87 · 发表于 2017-3-27 22:01:17

后仿跟实际芯片测试肯定有区别的，后仿过了只能说明你设计时序没问题，流片过程中的制造缺陷不可避免，固定故障、开/短路故障、跳变故障都可能发生，所以才会用到测试来筛除有故障的芯片。要分析原因的话可以结合机台扫描实速测试，然后导出错误日志，用诊断工具来定位。

渐渐的 · 发表于 2018-3-28 19:29:29

流片产生的问题喽

xworld2008 · 发表于 2018-3-28 20:14:57

通讯采样时序不匹配，降频后频率匹配上了，两个芯片间的时序冲突

xworld2008 · 发表于 2018-3-28 20:15:42

和setup无关

cendy_2017 · 发表于 2018-7-13 12:55:41

回复 1# 1027199631

请问是什么问题啊？怎么解决的呀？求分享

唐三彩骆驼 · 发表于 2019-5-13 12:10:50

chiye87 发表于 2017-3-27 22:01
后仿跟实际芯片测试肯定有区别的，后仿过了只能说明你设计时序没问题，流片过程中的制造缺陷不可避免，固定 ...

大佬，能把机台扫描时速测试讲的稍微详细一些吗？我最近刚好需要了解芯片如何测试最高频率的方法

lotfy · 发表于 2019-5-14 09:52:04

chiye87 · 发表于 2019-5-21 14:30:04

唐三彩骆驼发表于 2019-5-13 12:10
大佬，能把机台扫描时速测试讲的稍微详细一些吗？我最近刚好需要了解芯片如何测试最高频率的方法
...

实速测试跟慢速测试的区别只在capture阶段，shift过程时钟是一样的，只是capture时，慢速测试用的扫描时钟，实速测试则用的pll出来的高频时钟，所以就涉及到时钟的切换，通过occ（时钟控制模块）实现。你要想了解芯片最高能达到多少频率，机台测试对频率的shmoo就能完成，通过逐步改变pll频率来看看测试是否通过。

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