ddr3 mig使用时app_rdy的疑问

怒放的_生命

回复 9# daneast
状态转移用时序逻辑写always@(posedge @clk),而状态输出（仅app_en逻辑相关的）用组合逻辑always@(state)写，地址相关的还是用时序逻辑always@(posedge @clk)来做，当然这样的状态机单段式肯定完成不了的，需要写成多段式的才行。

daneast

回复 11# 怒放的_生命


   恩，我一般都用多段式。明白，你的意思是addr和data还是用时钟打拍，en用组合逻辑与rdy绑定。但是我发现mig在读写之间不停切换的话app_rdy的高脉宽很短且无规律，mig的效率很低，与一直读或者写相比差得多，感觉后者能有90%，前者最多40%，遇到过这种问题吗？

怒放的_生命

回复 12# daneast

读写切换，尽量维持写(或读）操作一定长度的数据（KB级别的数据传输长度），完了之后再切换另外种模式，应该会满足带宽需求，试试看行否。我一般是这样来做的

daneast

回复 13# 怒放的_生命


我现在的需求是写20个CLK左右就得切到读，带宽利用率很低。连续读写kb级别就是说至少要连读或连写16个数据包（BL=8）才能提高带宽利用率对吧？如果用AXI4接口的MIG呢，能否不用连续操作而提高利用率？

怒放的_生命

回复 14# daneast

在20个clk内，要保证定长数据完全写入确实需要好好设计下状态机。如果板子在设计的时候，多片ddr地址线是独立的话，可以考虑例化多个MIG控制盒，乒乓操作，写core0的时候可以读core1。
另外，AXI总线结合的是软核或者ARM来配合使用的，利用率只会比传统总线更低。。。

daneast

回复 15# 怒放的_生命


   没法做乒乓操作，因为要连续存1.5s的数据点（200M频率，5ns一个点），在存的过程中顶层隔10ms发一个读命令，读取位置随机，然后要连续输出该位置之后的数据点，整个过程输入数据是不间断的，即写操作一直存在而起始读位置不固定，所以乒乓操作时如果读和写的地址在同一片DDR就没办法实现乒乓了。