Verilog基本电路设计之一（单bit跨时钟域同步）

yunfei2012

学习了，不错

腾钰

请教楼主关于单bit跨时钟域传输的问题：
   慢时钟域clk_a向快时钟域clk_b同步信号signal_a，当signal_a在clk_b上升沿附近由0变1时，不满足setup/hold time要求，所以FF1采样不确定的值给FF1_Q，即FF1进入亚稳态。经过亚稳态时间之后，FF1_Q由不定值变为1或0。此时FF2可能就会采样一个稳定的1或者0输出。与此同时FF1也会采样一个新值给FF1_Q。这个值应该才是我们真正想要的值，而不是FF2_Q。之所以采用双锁存器只是为了降低亚稳态发生的概率，不要让一个不稳定的信号进入clk_b域。但是问题是：如果采用2个一样的同步器，FF1_Q由亚稳态变为1或者0是可能不一样，这也导致FF2_Q不一样，但是下一个时钟，FF1采样的signal_a已经稳定了，这个值才是我们真正需要的值，经过FF2两个同步器的输出不就是一样了。这样理解对吗？请LZ解释一下，谢谢。

杰克淡定

回复 62# 腾钰


   没有看明白你题的问题。单bit同步强调的是，不要把一个单bit信号，通过两条路径向clkb去同步，这样在clkb下看到的两个信号signal_x与signal_y是不一样的。如下图：

腾钰

回复 63# 杰克淡定

我明白你的意思，signal_a同步过去，signal_x和signal_y可能会不同，这是没问题的。但是signal_x和signal_y并不是我们需要的值，下一个时钟的signal_x和signal_y才是我们需要的值。比如signal_a从0变1，同步过去的signal_x可能会是0，这样的话，同步过去的这个值就是错误的，但是等下一个FF1采样的时候signal_a已经稳定为1了，这样采样就没有问题，输出signal_x也就是1.lZ方便加QQ交流一下吗？最近正在学习跨时钟域传输。我的QQ：2579576028

腾钰

回复 63# 杰克淡定

我明白你的意思，signal_a同步过去，signal_x和signal_y可能会不同，这是没问题的。但是signal_x和signal_y并不是我们需要的值，下一个时钟的signal_x和signal_y才是我们需要的值。比如signal_a从0变1，同步过去的signal_x可能会是0，这样的话，同步过去的这个值就是错误的，但是等下一个FF1采样的时候signal_a已经稳定为1了，这样采样就没有问题，输出signal_x也就是1.lZ方便加QQ交流一下吗？最近正在学习跨时钟域传输。我的QQ：2579576028

xiaogou1233

好东西，学习了，但是有一个else少了东西吧

mlqe

很好的东西啊 前来学习学习  补充一下自己咯

novman

干货，值得看看。

anytao

都很专业的大神

飘渺仙

关于楼主的思考题：其实同步后的两个信号未必是一样的，可能会有一个或多个时钟周期的差别。
其实这样同样引入了跨时钟域的另一个问题：信号汇聚。