关于“任意小数分频”的局限性的疑问？

YYFFLLMMNN

最近需要用到任意小数分频，而硬核PLL是没有办法做到任意小数分频的，然后在网上查看了几种方法。主要有以下几种。
（1）双模前置法（2）利用DDS相位累加法（3）利用Bresenham算法。
然后有一些疑问想问一下各位：
（1）一般FPGA里面并无“任意小数分频”的硬核，所以只能用数字逻辑写吗？
（2）无论用什么算法，实现任意小数分频，其本质都只是整数分频，然后在多个周期内取平均值？
（3）如果的确如2所示，那么小数分频之后的时钟，需要再倍频，再进入PLL，发现PLL输出的时钟无法一直保持锁定状态。
        因为这个输入时钟连单个周期的长度都不固定，这时候需要倍频该怎么办呢？
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谢谢各位！

wgej1987

虽然我不懂，但是不能先倍频吗

YYFFLLMMNN

回复 2# wgej1987
利用PLL先倍频，输出的频率仍然是有限的，要得到我需求的频率，始终回避不了“小数分频”这个过程。

lcxi2727

我认为提问还是没问清楚
关注中

fascinate_lyd

实现任意小数分频，其本质都只是整数分频。
你已经知道答案了，还要问什么？

YYFFLLMMNN

回复 5# fascinate_lyd
想把这个小数分频出来的时钟，输给PLL产生5倍频率的“同源时钟”，但是因为周期不固定所以PLL无法锁定。

eggcar

你分频的时候就先*5啊。。。。。。你要是想要一个周期稳定的频率，要么改变锁相环的环路带宽让它不会失锁【fpga的pll我猜大概是不能实现，即便是独立的pll这么做也有副作用】，要么直接dds……原理上你自己都知道行不通那还想问啥？

YYFFLLMMNN

感谢LS各位了，可能问题没说清楚。
我的意思是通过小数分频产生一个时钟clk，以及clk的“同源5倍时钟”clk_5X？
因为必须要求clk与clk_5X必须同源，所以目前看来用纯逻辑进行小数分频是不可行的。
因为这里的小数分频本质都只是整数分频，然后在多个周期内取平均值而得来的。
最后，我发现我的项目最后用不着这种情形，所以暂时就不管这个问题了。

lcxi2727

回复 6# YYFFLLMMNN


   占空比不固定是对的，周期绝对可以做成固定的，OK?

494576295

我记得用flying adder可以啊