PLL测试

huashengwudao · 发表于 2016-10-18 19:12:08

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想请问下，PLL输出时钟经过分频器后得到的时钟的抖动，与PLL输出时钟抖动之间的关系是什么？谢谢

love1226 · 发表于 2016-10-18 20:30:22

long term jitter 是一致的，

fuyibin · 发表于 2016-10-19 13:53:11

想请问下，PLL输出时钟经过分频器后得到的时钟的抖动，与PLL输出时钟抖动之间的关系是什么？谢谢
huashengwudao 发表于 2016-10-18 19:12

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对于TIE jitter来说，PLL 高频时钟和分频后的低频时钟应该是比较接近的
如果按照时间轴展开，低频clk edge是又高频clk固定间隔抽样得到的，
那么低频clk的TIE jitter等于高频clk phase noise积分到一个比较低的频率，
这个差别就是TIE jitter的高频分量，通常来说都非常小（对噪底部分的积分）
还有一个差别源于分频器引入的jitter，如果用高频clk做同步，只引入一级d触发器，噪声也可忽略

rong00i8 · 发表于 2016-10-19 20:39:44

这个问题很有趣

aktwhh · 发表于 2019-11-18 11:19:17

几乎一样

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