请教有熟悉ALTLVDS_RX 的吗！！！

djqlyy · 发表于 2016-10-11 14:35:23

本帖最后由 djqlyy 于 2016-10-11 14:39 编辑

回复 9# neoitachi

能不能再咨询一个关于LVDS的问题？？我原来的思路是：
   1，通过PLL产生一快一慢两个时钟
   2，对随路时钟和帧时钟作为数据一起采集
   3，通过对随路时钟进行采集、判断调节PLL相移
   4，通过对帧时钟进行采集、判断调节比特滑移
配置管脚时发现，随路时钟和帧时钟是专用时钟脚，不支持IO REG，所以这种方式不行了，
就算我改变一下方式，可以使用随路时钟进行采集，但无法对帧时钟进行采集，不还是无法对齐吗？？？？？
你有没有什么好的方法呢！！专用时钟引脚有使用上还有别的什么限制吗？谢谢

neoitachi · 发表于 2016-10-11 15:00:46

回复 11# djqlyy

不会吧，你要采集随路时钟？大可不必啊（也不太可能），首先你就不要用LVDS_RX这个IP核了，不适用在你这个设计里，可能会很麻烦。自己做一个DDR采样电路，根据你的ADC时序特性对你的电路进行时序约束。以FCLKM作为输入同步脉冲就可以了（FCLKM上升沿是D0比特是确定的）。

djqlyy · 发表于 2016-10-11 15:24:48

本帖最后由 djqlyy 于 2016-10-11 15:32 编辑

回复 12# neoitachi
直接用随路时钟进行采集吗？这样的话，随路时钟到名寄存器的延时与数据到寄存器的延时就可能有差别，通过约束限制吗？另外FCLK怎么对齐呢，这个脚是用的专用引脚，好像不能直接到[url=]register ，[/url]这样的话还是不能作同步啊？？
还有一个时钟引脚配置成LVDS后，在文件里只使用正时钟的上升沿、下降沿采集就可以了是吧，不管负时钟！！！在XILINX里好像有本地时钟，这样的话可以最小话延时，ALTERA有吗？

neoitachi · 发表于 2016-10-11 16:48:11

回复 13# djqlyy

你现在ADC这个时钟其实就是采样时钟，要是用于随路时钟，大可不必和数据同步翻转，只需要同源即可，这个随路时钟就是采样用的，不是给你用作PLL输入的。差分管脚只是在pin planner做一下约束就可以了，和你代码没关系，你代码就做DDR电路实现就可以了。剩下的时序问题就交给时序约束了。看你的ADC时序特性，同步电路约束很简单。

djqlyy · 发表于 2016-10-11 20:48:00

回复 14# neoitachi
如果随路时钟为DCLK(240MHz),数据为DATA(480Mbps)
先用DCLK的双沿采集，再用上升沿对齐，产生DATA2(240Mbps)
同时对DCLK分频生成DCLK2(120MHz),再用DCLK2的双沿采集，然后上升沿对齐，产生DATA3(120Mbps)
最后对DCLK2分频生成DCLK3(60MHz),再用DCLK3的双沿采集，然后上升沿对齐，产生DATA4(60Mbps)
添加约束，这样是否可行
第一次做这么高速的，很多地方都不清楚，还望高手不吝赐教！！！

neoitachi · 发表于 2016-10-12 15:05:39

回复 15# djqlyy

你这么做是怎么想的？上升沿采数据放在寄存器1，下降沿采数据放在寄存器2，最后形成两个一半的数据，再用同一个时钟采样到完整的数据寄存器不就可以了？或者时序上想省事也可以直接用FIFO将两个沿隔离起来，最后再读端同步。

djqlyy · 发表于 2016-10-12 16:50:50

回复 16# neoitachi
我是想尽量将频率降低一点，如果用同一个时钟合在一起的话，时钟频率还有120MHz,

liuc110 · 发表于 2017-5-22 14:35:21

回复 9# neoitachi

版主你好，我想问一个LVDS_RX的问题。
我使用cycloneV做一个AD采集系统，当ALTLVDS_RX配置成使用外部PLL时，对应rx_clock，rx_in,和rx_enable连接到PLL输出时fitter通不过，出现与限制冲突错误。想问问你这几个信号应该分别怎么连接呢？谢谢了

zhangbinsniper · 发表于 2017-5-22 19:22:29

你这是源同步采样

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