Verilog基本电路设计之四（去抖滤波）

杰克淡定

回复 10# haimo


   这个是复位值，我写的较为随意。你最好根据你的信号signal_i的默认值来设置signal_deb以及signal_o的复位值，这样才合理。

haimo

回复 11# 杰克淡定

哦，这样，谢谢。

雪山一角

感谢分享，看了你的几个讲Verilog基本电路设计，深受启发。

zhanhe

谢 谢 分 享

诠释幸福

要是有时序仿真图就好了

amandafly

谢谢指教，我给您发了短信，如果不忙，请指导一下哦，谢谢~~~！！！

yuzhen0304

这个RTL设计可综合吗？

我没逗你玩儿

看完4篇文章，受益匪浅，太感谢了

xiangpeis

4篇都看完了，受益匪浅，感谢楼主。

当然，如果还有干货，楼主就别藏着了，赶紧拿出来吧~~

xiangpeis

回复 1# 杰克淡定

   
难道是我的使用方式不对么。我仿真出现一个glitch。

我仿真时，sel_clkb是由clka domain产生的。
另外，我拿掉了part2和part4，相应地，将
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_dly3) ;
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_dly3) ;
修改成了
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_d1) ;
sel_clka_d0 <= (~sel_clkb) & (~sel_clkb_d1) ;


手头上没有gating cell，直接使用的下面这种code：
assign clka_g = clka & sel_clka_d1;
assign clkb_g = clkb & sel_clkb_d1;


assign clk_o = clka_g | clkb_g ;



如果按实际情况分析的话，sel_clkb如果是由clka domain产生，那么sel_clkb相对于clka的rising edge，也应该会有一个小的delay吧（ck to q的delay），那么，clka_g确实会有一个小glitch吧。

召唤楼主大大解惑，谢谢。