边沿对齐的时序约束

谁枫而飘 · 发表于 2016-9-22 23:07:30

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遇到问题了！！输入的数据与时钟边沿对齐，上升沿和下降沿。要采样数据该怎么约束？
时钟不能经过PLL相移，我想用IODELAY来延时时钟，但是不知道这样会不会影响时钟的特性，而且也不会用。

iidestiny · 发表于 2016-9-23 18:04:47

IO 相关部分一般都有专门的延迟或者相移模块的，你这个直接相移90度就OK了。

谁枫而飘 · 发表于 2016-9-23 20:12:46

回复 2# iidestiny

我知道IO有延时单元，但是这个可用对时钟延时吗？在XILINX中是IODELAY这个实在不知道怎么用，查了资料没有很详细的，自己去试也没有用！你知道VIVADO用着很伤心的，能讲讲吗？

iidestiny · 发表于 2016-9-26 14:56:08

我最近主要用的lattice 的芯片，是可以将时钟90度相移的。xilinx 好久没碰了，也没有在IO 上实现过相关设计，不好意思爱莫能助了。不知道你是什么等级的客户，最方便的就是FAE 或者xilinx 的热线啊，一问就清楚了，这种设计对于厂商来说肯定都有成套的解决方案的，说不定还能给你个参考设计。你是用的什么器件？

谁枫而飘 · 发表于 2016-9-26 21:58:58

回复 4# iidestiny

xilixn的

masaka_xlw · 发表于 2016-9-27 01:45:37

set input delay

刘美瑶 · 发表于 2016-9-27 11:24:51

找xilinx的template，那个就很详细了吧

杰克淡定 · 发表于 2016-9-27 13:41:16

根据调节精度选择使用invertor，delay cell等做成延时链。将时钟经过延时链后用来采数，这在DDR设计中很常见。为了保证时钟占空比不受影响，使用invertor以及nand门搭建延时链会好一点。直接用delay cell会使占空比偏移。

谁枫而飘 · 发表于 2016-9-27 21:03:58

回复 8# 杰克淡定

不是很了解这个延时链，能说纤细的点吗？或者给点资料也行

tazngxi · 发表于 2016-9-28 11:26:29

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