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查看: 3548|回复: 7

[求助] 谁来帮帮忙,说说这个时序路径报告怎么看啊!

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发表于 2016-8-24 22:09:50 | 显示全部楼层 |阅读模式

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希望懂的给说说
题目截图1.png
题目截图2.png
发表于 2016-8-25 08:46:56 | 显示全部楼层
请查阅《Static Timing Analysis for Nanometer Design》,第七八章讲得非常详细
发表于 2016-8-25 09:09:16 | 显示全部楼层
类型:setup vio(原因有三(任意一条都可以判断):1、Path Type:max 2、library setup time 3 slack=data re timg - data arr time)
违例原因:1、drv(fanout ,tran,cap)比较严重,可以在run PR的flow中修一下tran,cap& fanout,2、也有可能是net比较长,看看 transition & cap比较大的那些net (可以插cell解)3、clock skew达到了1.4ns,不太清楚别的制程有没有这么大,如果是55nm的话,可能有点大,可以回头看看clock tree 怎么长的。

我开始做数字后端的时候也是什么都不会。。。。加油!~~~
二楼前辈推荐的《Static Timing Analysis for Nanometer Design》挺好的。我也看过,收获良多,现在还时不时的拿出来翻阅。加油!
 楼主| 发表于 2016-8-25 10:08:14 | 显示全部楼层
回复 3# Lover_Momo

好人啊!真是很感谢你回答!
 楼主| 发表于 2016-8-25 10:08:58 | 显示全部楼层
回复 2# wangshikun118

才接触这个,根本不知道在哪找资料,谢谢了
发表于 2016-8-25 18:13:58 | 显示全部楼层
回复 3# Lover_Momo


   亲,从这个图能算出保持时间余量吗?谢谢
发表于 2016-8-26 08:25:00 | 显示全部楼层
回复 5# 杨义


   eetop上应该能下载的到吧,我是去年找工作时看的比较多,后来开始做验证了,大部分内容也就忘记了
 楼主| 发表于 2016-9-1 12:46:59 | 显示全部楼层
回复 7# wangshikun118


   现在对这个静态时序分析报告大概懂了
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