锁相环数字滤波器问题求助。

@Virtuoso · 发表于 2016-5-5 16:55:10

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本帖最后由 @Virtuoso 于 2016-5-5 18:12 编辑

各位好，本人在设计锁相环数字滤波器时遇到一个问题，希望懂得可以教我一下。1.根据信号与系统，数字滤波器的幅值响应关于1/2采样频率对称，实际数字滤波器时钟是系统参考频率，那么滤波器在频率为0和频率为fref处的幅值响应应该相同，那么数字滤波器是如何滤掉refrence spur的呢？
2.在实际的电路中，如果进来的信号频率高于数字滤波器工作频率，信号会被怎么处理？3.如果数字系统只观察0到1/2fs的频率响应，那么数字滤波器是不是注定不能滤除reference spur了？

hughhuang · 发表于 2016-5-5 18:14:08

第一个问题，应该是滤不掉的吧？至少从输出频谱看，reference的噪声还是很明显的，不过不确定是因为滤不掉的缘故还是从别的地方耦合到输出的缘故。等大神来解答。
第二个问题，通常锁相环带宽要小于10到20分之一的ref频率，所以高于ref频率的噪声应该是能滤掉的吧。这只是我的理解，也不是很确定，希望大家来指正。

@Virtuoso · 发表于 2016-5-5 18:31:57

本帖最后由 @Virtuoso 于 2016-5-5 20:00 编辑

回复 2# hughhuang

谢师兄的指点，欢迎大神给出答案！第二个有点问题，数字滤波器可用频谱不是只能是0到1/2fref吗？

远上寒杉 · 发表于 2016-5-28 01:19:43

1. 数字滤波器的输出频谱只在-1/2fref~1/2fref之间，根本就没有ref spur的信息；
2. 如果输入频率高于采样频率当然就是亚采样，高频信号混叠进低频区域了；
3. 同1.

另外，虽然数字域的频谱范围是-1/2fref~1/2fref，但当滤波器与DCO或DAC相连的时候就会涉及到保持的问题，自然而然的把频谱范围扩展开了。

@Virtuoso · 发表于 2016-7-31 08:12:19

回复 4# 远上寒杉

谢谢啊，很深刻！

hezudao · 发表于 2016-7-31 20:59:35

Sample and hold会有一个notch, adpll里面reference spur 可以做的非常好

hzx85337856 · 发表于 2016-8-1 23:28:52

你确定滤波器的采样频率在adpll里边是＝fref的吗？reference spur 是由于charge pump的mismatch早成的，如果你用dpll的话，没有cp自然就没有这个reference spur。

@Virtuoso · 发表于 2016-8-4 09:19:32

谢谢上面两位大神指教，仔细思考确实是这样的，论坛卧虎藏龙！

hughhuang · 发表于 2016-8-5 14:51:42

回复 8# @Virtuoso

你考虑明白这个问题了么？你的reference clk和数字滤波器的采样频率是一个频率么？我之前流片的电路用的是一个时钟…

@Virtuoso · 发表于 2016-8-27 10:37:02

回复 9# hughhuang

是一个频率，还没有进行仿真，最近急着找工作...

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