大家做bandgap精度能到多少啊？这样的BGR有优势吗？

i0977454522 · 发表于 2014-12-5 11:02:06

我主要针对的是工艺偏差，而失调是芯片内部不对称不匹配引起
我指的工艺偏差是指大批量产时，芯片于芯片间的离散程度
主要是因为
（1）同一个wafer上不同位置的die
（2）同一批次中不同wafer上die
（3）不同批次中的die
工艺稳定会影响bandgap的初始精度
这方面主要关系到器件参数
（1）电阻绝对值的精度约+/- 20%
（2）pn结电压等
这些其实受工艺决定，比如doping density ,the depth of difussion,
doping profile 等

andywu · 发表于 2015-3-23 16:32:23

回复 1# fuyibin

mark 。这样的方法后来再用过吗

liujiangwei · 发表于 2016-8-1 17:39:17

我最近也在想这个问题，就是那个最常用简单的带隙结构，后来我想了想，那个vbe电压在corner下变化会变得很大，有40mv的误差，后来单独仿真管子，和仿真带隙基准，发现的结过时，在corner下，输出电压有40mv的变化，而管子单独仿真也有40mv的变化。。。。最后能够将这种误差减小。。。。

andy2000a · 发表于 2016-8-2 10:02:19

回复 23# liujiangwei

1.
有些
process 会提供
mismatchmodel 可以先跑monte carlo , 考虑process 分步但是
准不准
?

2.
bandgap 一般差异是
bjt造成deltavbe 其实比较小
, 反而是cmos 不论op_amp 或是
cmoscascade 都使用mos 放大
光mos delta_vth 偏差就是影响主因之一
, 电阻同type可以cancel掉
但是如果考虑温度会使用不同type电阻但是有时修不了

还有一类使用
低温度系数电阻

3.
量产来除非要求
-40~125度
要求很小
, 但一般是希望
die-to-die,
wafer-to-wafer 良率可以而且生产来说不太会使用温度只有初期会自己测, 如果有lasertrim 一般都设计可以修正, 另外package 后bandgap 电压会因为封装应力或stress有几mv差异
如果要求
bandgap是1mv有些会使用
effuse做PACKAGEtrim 方式
.

4.
model 温度参数对bjt来说都太少
cmos process下bjt model 都很”简略” 你自己看spicemodel 就知道
加上bandgap有些使用bjt是寄生
也是一个问题

5.
一般cmos 来说
拿bandgap做clock可以2%但是要做到paper提很低ppm实际上不多吧
因为spice model 本身对温度
-40~125
但有些设计是要150度下
.

另外好像目前有些人设计是
trim free,
至少die上看不到
laser fuse , 有没有efuse 就不知道
, 但是一般efuse要烧poly须大电流得一次烧断否则poly会变大阻抗, EFUSE如果使用metal须要更大电流
但又得小心metalfuse不会蚀刻断 (一般都违法drc rule)
有没有人设计过
trim free 的badnagp ?