环形vco收敛性问题

wang1991

顶一下，别沉了

tomcarrot

振荡器仿真一般都用vpwl上电吧 给振荡一个激励
vdc给电源一般都不会振- -

bigb24

模拟电源上电的过程，也就是给一个阶跃电压，不要上来直接就给vdc

univerw

设置起振条件一般分几种：1、convergence aids；2、vpwl上电；3、LC osc设置算法traponly，ring osc设置gear2only

wang1991

回复 12# tomcarrot

嗯，前仿给电源vpwl可以振，提参后仿还是没有起振，vpwl的上升时间我已经给的很长了，可还是没有用啊，anyway谢谢您

wang1991

回复 13# big谢谢您，我现在的情况是前仿电源给vpwl可以振，后仿不振，不知道是什么原因，drc，lvs都是过了的

wang1991

回复 14# univerw


   您解答的得很全面啊，我现在的状况是前仿振后仿不振，我是用的四级差分延时单元构成的环振，你说到的后两点（电源上电和算法）我应该设置是没有问题的，第一点应该就是设置初始电压帮助收敛了吧，后仿我用的assura提的参，也设置了版图中的环振上的一条线，可是好像还是没有用，不知道还有其他的方法没有，anywan，谢谢您

wang1991

回复 14# univerw


   谢谢您，问题解决了，说下解决办法，1，后仿上电用vpwl，我设置的上电时间是10ns由0到1.8V，不知道时间是不是有些长2，利用convergence aids设置初始条件，由于是用的差分延时单元的环振，之前设置的时候是进入av_extracted，找的一条线，不振，今天又试了一下，选择的是差分延时单元一级的两个输入的mos管的栅极，不再是某条线，设置两个相反的初始条件（0和vdd），就振了，我想原因可能是我之前只设置了一个节点的初始条件，现在设置的是两个节点的初始条件。
       谢谢您的思路，thanks very much！

widlarfan

initial condition

jesseyu

设置initial condition就可以咯，不用skip DC