verilog怎么实现串入并出

hanxiaomin · 发表于 2016-6-30 01:21:11

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看到书上 dout<={dout,din}来实现串入并出，怎么实现的，dout也是在时钟节拍依次输出，怎么理解是并出，还是像每个时钟输出一次，另外右侧比左侧多一位是怎么操作

yvhksovo · 发表于 2016-6-30 09:02:03

这就是拼位嘛；你的代码肯定没贴全撒；还有一段代码来控制并多少bit，也就是多少周期输出一次dout；

loecd4346 · 发表于 2016-6-30 10:16:43

本帖最后由 loecd4346 于 2016-6-30 10:17 编辑

可能是这样的意思吧：
reg [n:0] dout ;
always @ ( posedge clk or nengdge rst )
begin
  if( rst )
   dout <= { n{1'b0}};
  else
   dout<={dout[(n-1):0],din} ;
end
然后在加上楼上说的控制nbit输出一次数据的逻辑。