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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 后端设计 › 后端讨论区 › icc route 完之后 setup violation
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查看: 3675|回复: 7

[讨论] icc route 完之后 setup violation

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FRANKLON
发表于 2016-6-15 13:18:30 | 显示全部楼层 |阅读模式

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CTS完之后，violation都清掉了，但是route后又出现了！
report Timing 发现数据路径的clock source latency 和时钟路径上的差很多，但是这是同一条路径！而且暂时没设置derate！
为啥会差别这么大呢？（大概差4ns左右，而generate clock才7ns）！但是icc里面看不到这段路径的详细信息！
请教各位，这个是不是有问题？还是我route环境设置有问题！？
generate, report, Source, 而且, 详细信息

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FRANKLON
 楼主| 发表于 2016-6-15 14:32:19 | 显示全部楼层
自己顶一个
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sinner
发表于 2016-6-15 16:29:14 | 显示全部楼层
是不是crosstalk太大了
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FRANKLON
 楼主| 发表于 2016-6-16 10:08:22 | 显示全部楼层
回复 3# sinner


   crosstalk 在route的时候考虑进去了，应该进行优化了的
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火红的凄凉
发表于 2016-6-16 11:33:00 | 显示全部楼层
是不是约束的问题 check一下
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iseepiglet
发表于 2016-6-16 15:12:54 | 显示全部楼层
回复 1# FRANKLON


   report_timing时带上option ：  -path_type full_clock_expanded    仔细比较下route前后的时序，应该是某个cell的transition或load或crosstalk变化造成的。
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xingyun666666
发表于 2016-6-21 11:06:46 | 显示全部楼层
回复 1# FRANKLON

    您好，请问，现在找到问题的原因出在哪了吗？
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xingyun666666
发表于 2016-6-21 11:10:51 | 显示全部楼层
回复 6# iseepiglet


    请教您一个问题，您认为在route前和后，timing为什么会变化呢？route后会有crosstalk使timing变差？load在route前后为什么可能会变呢？
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