Verilog基本电路设计之一（单bit跨时钟域同步）

杰克淡定

回复 10# yaya126

我们这里总共讨论了两个不同的问题，你搞混淆了。
1、消除亚稳态，需要多少级的问题。
两级是最基本要求，如果是高频率设计，三级以上，我只能说每增加一级，不稳定概率是大幅降低。至于你说从数字角度讲因为非0即1的问题所以只需要一级，是没有理解到亚稳态的电路表现状态。第一级DFF的输出，最终的确会停留在确定的0或者1状态，但是这里存在一个“需要多长时间后”才能稳定在0或者1的问题。实际电路里的信号0到1或者1到0的变化，绝对不是你从仿真波形上看到的垂直陡峭变化的方波，它是一个缓慢渐变的过程。存在亚稳态问题的电路，相对正常信号而言，最直接的影响就是它的渐变过程更加缓慢，达到稳定需要的时间更长。如果只使用一级DFF，显然它的输出信号稳定有效宽度比较窄，跟clkb下的其他信号做组合逻辑会把这个稳定有效的窄脉宽信号影响延伸下去，这就导致亚稳态传播。如果增加一级DFF去抓，虽然前一级有效宽度窄，但如果窄脉宽也能稳定地被第二级DFF抓到，第二级DFF的输出信号显然就能达到正常信号水平了，即使第二级DFF还是无法稳定抓到，至少第二级DFF的输出信号会相对第一级改善很多，这就是每增加一级大幅降低不稳定概率的原因。


2、clka下的同一个信号，不能分别使用两个同步器同步后拿到clkb中不同地方使用，即使调用的是一模一样的RTL同步模块。原因见上面几楼的分析。

haimo

回复 8# 杰克淡定

谢谢您，之前从没想过这个问题。
期待时钟切换的讲解，尤其是异步时钟切换。
例如：信号clksw是clka时钟域的，初始值为0，工作中可以配置为1，clk_out=clksw?clk_a:clk_b，工作模块使用clk_out,如何使clk_out没有毛刺。

wdhruien

学习了

杰克淡定

回复 2# silencefpga

关于你说的这个“如果无法满足这个条件，打N拍也没用”的理解是有误区的，详见11楼的分析。

yaya126

回复 14# 杰克淡定

如果满足不了他说的那个条件，时钟本身就不能跑那么快，这已经不是跨时钟域的问题了。
他讲的理念很对，时序是设计和约束出来的，2拍或者N拍sync DFF, 在物理上本来就应该摆在一起来减少propgation delay, 或者干脆调用预先设计好的sync_cell。

杰克淡定

回复 15# yaya126

“不过两级同步器是建立在一个特定的条件上面的：假设clkb的　是周期为Ｔ，那么必须满足　第一级Ｔco + 第一级输出数据恢复稳定时间 + 第一级触发器输出到第二级触发器输入端的路径传输延时为Tnet　＋　第二级的Ｔsu < T 才可以避免亚稳态的发生，满足不了这个条件就是打Ｎ拍都是无用的”
    他的解释，对于两级DFF可以消除亚稳态必须满足的条件很正确。但是不能得出，当这个条件无法满足时，即使使用N拍DFF都无法消除亚稳态这样的结论。按照这个理论，如果第二级DFF还无法稳定，我们后面加再多DFF也没有意义。实际上，多级DFF的存在意义就是为了解决第二级DFF还是无法稳定这种情况。

xinhaoqi

学习了，讲得很透彻

xg7zyj

学习了！一直对亚稳态的实际电路电压变化比较模糊，楼主在11楼讲的很清楚。

yuxuandl

看了大神的帖子，受益

lk24203

涨(￣︶￣)↗知识啦~