门控时钟为不定值

wsmet

大神么，大家好，我用了一个门控时钟控制两个FIFO，可是综合后仿真的时候clk_1和clk_2总是为不定值。即使en_1为1，clk有效的时候，clk_1仍然为不定值，我是用verilog描述的，不是用ICG插入的门控时钟，弄了两天了，很着急，希望大家能给个意见。

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上面是我的截图，大家给我解决一下哈

杰克淡定

在前端板块你也在问这个问题，看到你的代码基本明白了。
en_clk_1和en_clk_2不要用latch，
always @ (posedge clk or negedge rst_n)
begin
if (!rst_n)
    en_clk_2 <= #DLY 1'b0 ;
else if (A)
    en_clk_2 <= #DLY 1'b1 ;
else if (B)
    en_clk_2 <= #DLY 1'b0 ;
end

always @ (*)
begin
      if (!clk)
          en_clk2 <= en_clk_2
end

wsmet

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真的非常感谢你，为什么不用latch呢？这跟不定值有关系么？？

wsmet

回复 4# 杰克淡定
刚刚试了试，代码改为现在这样了，可是还是为不定值，我吧仿真图放上来了，你有空的时候帮我看看好么？

wsmet

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wsmet

回复 4# 杰克淡定

这是那个时钟最开始的时候的波形，上面还有一个波形，这个的主要的问题是即使发现en_1复位信号拉高时为1时，即使en_1信号为高电平，clk_1也还是红色的状态，很奇怪。

杰克淡定

用latch时序分析会直接晕菜，除开clock gating，所有的数字逻辑要避免产生latch。从给的波形无法分析问题，你用FIFO的读写使能去门控时钟其实没有完全必要，你就让时钟常在，FIFO只有在读写使能有效的时候才会去动作

wsmet

回复 9# 杰克淡定


   我的本意是降低功耗，可是不加门控时钟的话，只控制使能不是还有时钟负载这样的功耗么，这样我的功耗达不到要求啊。