formality在验证时在Port上出现Aborted，从而导致Verification inconclusive

Horizon00 · 发表于 2016-5-11 18:33:24

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求助各位大牛：
如题，我在用formality对一个纯组合逻辑模块进行验证（RTL与综合后的Netlist进行对比）时，verify之后在Port上出现Aborted，从而导致Verification inconclusive：

为什么会在Port上面出现问题呢，它们的端口都是完全一样的。该如何解决这个问题呢？
先行谢过了~~

Horizon00 · 发表于 2016-5-11 18:57:03

自己先顶一下

upsingmen · 发表于 2016-5-12 11:10:31

最简单的做法，把设计的所有输出都改为寄存器输出。相当于在外面wrap下。然后比较

Horizon00 · 发表于 2016-5-15 22:32:08

回复 3# upsingmen

非常感谢您的意见与建议，这个模块只是我总体设计的其中一个底层模块，类似的模块还有很多，当设计规模稍微大一点之后就很容易出现这个问题。由于是底层的纯组合逻辑，所以，单独这个模块应该没办法加寄存器输出，如果引入时钟的话，整个设计的时序会非常复杂，有没有其他的方法呢？还有就是，如果加上reg，wrap下的话，设计还是有port输出的，不会出现同样的问题吗？
再次表示感谢