请教一下，dc综合关于门控时钟的问题

atomdust · 发表于 2016-5-10 15:58:27

本帖最后由 atomdust 于 2016-5-10 16:13 编辑

DC中对门控时钟没有对应的约束以及分析吗？
PT中会识别简单的门控时钟，并加以分析，而且对于稍微复杂的门控，只要设置了set_clock_gating_check -high/-low，也会执行时序分析。

杰克淡定 · 发表于 2016-5-10 17:25:11

估计原因是你的系统复位后，门控输入前的CLK信号停留在高电平，此时即使gate=1，门控后的输出也是红X，导致后面推动的DFF仿真全部变红。仿真解决办法是force CLK为0一段时间再释放。这个问题只会影响你的仿真，实际IC工作不会有问题。

当然好的办法还是设计时，复位尽量让时钟停留在0电平。再者，最好调用库里的gating cell。

wsmet · 发表于 2016-5-10 22:22:43

回复 22# 杰克淡定
你好，我不明白你的意思，你能详细说一下么？？还有如何调用那个cell啊？？？

杰克淡定 · 发表于 2016-5-11 09:01:07

回复 23# wsmet

按照你们写的RTL实现： if (iCLK == 1'b0)
ClkEnT2 <= ClkEn;

assign iGatedClk = iCLK & ClkEnT2;

你想想如果iCLK一直不翻转而且停留在高电平，ClkEnT2是不是为X？那得到的 iGatedClk是不是也为X？

库里的gating cell可以在你网表仿真时调用的std cell模型文件里找到

window_blinds · 发表于 2017-8-17 15:50:03

请教一下怎么选择set_clock_gating_check -high/set_clock_gating_check -low？是使能有效电平吗？

[求助] 请教一下，dc综合关于门控时钟的问题

站长推荐 /2