verilog 条件编译问题

从这一刻信仰 · 发表于 2016-5-6 09:38:17

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某个顶层文件中实例化了一些其他模块，我想问一下在仿真中`define是不是只需要在顶层测试文件中加上就行了，其他被调用的模块中应该不需要再加上`define了吧，所有的模块中都会用到`ifdef `else `endif命令。

yuquan216 · 发表于 2016-5-6 12:07:00

只要模块中有调用的就应该用`define

atomdust · 发表于 2016-5-6 12:26:53

只需要用一次`define

从这一刻信仰 · 发表于 2016-5-6 14:35:22

回复 3# atomdust

应该是只在最顶层加上`define就行了吧？我还想问一下，综合工具怎么综合`ifdef，比如synplify，是不是要设置什么东西？

zw84611 · 发表于 2016-5-6 20:19:08

verilog多个文件编译时，就像把多个文件（按照命令行或文件列表中的顺序）合成一个编译一样，所以宏的定义可以放在最先编译的文件中（但不一定是最顶层），后面就都会看得到。

杰克淡定 · 发表于 2016-5-7 13:49:33

`define是全局的，所有编译的文件都能看到；paremeter是局部的，只有当前文件能看到。

whz7783478 · 发表于 2016-5-7 15:28:39

6楼说的很对！

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