[verilog] Verilog语言的编写

甲壳虫 · 发表于 2016-4-7 10:42:09

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C语言中的多重for循环该怎么去写啊。

for(i=1;i<15;i++)
   {

      for(j=1;j<15;j++)
      {
         avg=0;

         temp=0;

         for(k=-1;k<=1;k++)
            {

               for(l=-1;l<=1;l++)
                  {

                     avg+=(double)pd[i+k][j+l];

                     }

            }
      avg=avg/((double)sn*sn);
         for(k=-1;k<=1;k++)
            {

               for(l=-1;l<=1;l++)
                  {

                     temp+=((double)pd[i+k][j+l]-avg)*((double)pd[i+k][j+l]-avg);

                     }

            }
各位高手提点意见或者帮忙写一下。谢谢。

天怒法师 · 发表于 2016-4-7 10:58:04

在可综合的verilog中，RTL设计一般不推荐用for语句，一般用在testbench中。
可以用if...else...语句去替换

harry_hust · 发表于 2016-4-8 14:42:10

回复 1# 甲壳虫

理解代码的功能才是最重要的，你应看到的是累加或者求均值或者求方差，而不是多重循环。然后再把同样的逻辑转换到verilog。

zsftm · 发表于 2016-4-8 16:13:28

只是简单的for语句由于其在部分情况下是不可综合的，所以没人会推荐在综合代码中使用for的。

具体的软件循环的硬件化，应该分析代码的真正意图，了解其要完成的功能，然后使用“在某根控制信号有效时，连续工作，否则停止”类型的电路来实现。

甲壳虫 · 发表于 2016-4-8 16:13:29

回复 3# harry_hust
代码的意思我懂，就是不知道该如何去转换，无从下手啊。

甲壳虫 · 发表于 2016-4-8 16:15:18

回复 4# zsftm 我也知道for语句是不可综合的，能不能简单的举个例子。谢谢

zw84611 · 发表于 2016-4-8 20:47:08

for循环，如果循环范围是常量，可综合。数组可综合。
但浮点类型不可综合。乘除法，特别是除法一般也不推荐使用，即使可综合，逻辑级数也是非常大的。
如果把上面的代码放在一拍之内完成，恐怕得到频率会非常低。

ltshan · 发表于 2016-4-9 11:10:33

module loop(clk);
input clk;
integer i, j, k, l;
integer avg, temp;
reg loop1_en, loop2_en, loop3_en;
initial
begin
i = 1;
j = 1;
k = -1;
l = -1;
avg = 0;
temp = 0;
loop1_en = 0;
loop2_en = 0;
loop3_en = 1;
end
task task1;
if (k <= 1)
begin
if (l <= 1)
begin
avg = avg + 1;
l = l + 1;
end
else
begin
k = k + 1;
l = -1;
end
end
else
begin
loop1_en = 0;
loop2_en = 1;
k = -1;
l = -1;
avg = avg >> 2;
$display("%d", avg);
end
endtask
task task2;
if (k <= 1)
begin
if (l <= 1)
begin
temp = temp + avg;
l = l + 1;
end
else
begin
k = k + 1;
l = -1;
end
end
else
begin
k = -1;
l = -1;
loop2_en = 0;
loop3_en = 1;
$display("%d", temp);
avg = 0;
temp = 0;
end
endtask
task task3;
if (i < 3)
begin
if (j < 3)
begin
j = j + 1;
loop3_en = 0;
loop1_en = 1;
end
else
begin
$display("biggest loop");
i = i + 1;
j = 1;
end
end
else
begin
loop1_en = 0;
//$display ("finished");
end
endtask
always @ (posedge clk)
begin
if (loop1_en)
begin
task1;
end
else if (loop2_en)
begin
task2;
end
else if (loop3_en)
begin
task3;
end
else
begin
$display("invalid case");
end
end
endmodule

复制代码

ltshan · 发表于 2016-4-9 11:11:48

if else 代码来了

，跑过tb，循环跑起来是对的。

kka · 发表于 2016-4-9 11:33:45

軟體與硬體的思考邏輯不同..
所以建議先把演算法用硬體的方式思考一遍
再用RTL寫出...
這樣會比較好

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